Устройство для управления доступом к общей памяти

 

Изобретение относится к вычислительной технике и может быть исполь- . зовано в мультипроцессорньк и много-микромашинных системах на основе мик .ропроцессоров и микроЭВМ. Цель изобретения - повьшение производительности системы с общей памятью за счет повьш1вния эффективности использования общей памяти. Поставленная цель достигается тем, что устройство содержит генератор 1 тактовых импульсов, формирователь 2 одиночных импульсов, элементы ИЛИ 3 первой группы,.триггеры 4 и 5 первой и второй групп, дешифраторы 6 группы, элементы И 7,8,9, первой, второй и третьей групп, усилители-формирователи 10-13 с первой по четвертую группы, выходной регистр 14, элементы ИЛИ 15 второй группы , первый сдвигающий регистр 16, элементы И 17 четвертой группы, пер- g вый элемент ИЛИ 18, элемент И 19, второй сдвигающий регистр 20, второй элемент ИЛИ 21, регистр-защелка 22, приоритетный шифратор 23 и дешифратор 24, 2 ил., (Л с:

C0I03 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU H 14187

А1 (51) 4 G 06 F 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

f10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4191951/24-24 (22) 04.02.87 (46) 23.08,88. Бюл. Р 31 (71) Московский институт электронного машиностроения (72) Д.В.Горшков, Г.В.Зеленко, Ю.В.Озеров и В.В.Панов (53) 681.325(088.8) (56) Yue N.I., Halverson R.P. Making

the most of multiprocessing for microcomputers Comput.1)ез. 1982, 21, И 2, р.101-106.

Авторское свидетельство СССР

У 1160424, кл..G 06 F 12/00, 1981. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДОСТУПОМ К ОБЩЕЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть исполь- " зовано в мультипроцессорных и много-. микромашинных системах на основе мик . ропроцессоров и микроЭВМ. Цель изобретения — повышение производительности системы с общей памятью за счет повьш ения эффективности использования общей памяти. Поставленная цель достигается тем, что устройство содержит генератор 1 тактовых импульсов, формирователь 2 одиночных импульсов, элементы ИЛИ 3 первой группы, .триггеры 4 и 5 первой и второй групп, дешифраторы 6 группы, элементы И 7,8,9, первой, второй и третьей групп, усилители-формирователи 10-13 с первой по четвертую группы, выходной регистр 14, элементы ИЛИ 15 второй группы, первый сдвигающий регистр !6, элементы И 17 четвертой группы, нер- Я вый элемент ИЛИ 18, элемент И 19, второй сдвигающий регистр 20, второй элемент ИЛИ Л, регистр-защелка 22, приоритетный шифратор 23 и дешифратор 24, 2 ил.

1418722

Изобретение относится к вычислительной технике и может быть использоВано ь мультипроцессорных и многомик-! рромашинньгх системах на основе микро

5 процессоров и микроЭВМ.

Целью изобретения является повышение производительности системы с о6 щей памятью за счет повьшгения эффективности использования общей памяти.

На фиг.1 представлена блок-схема устройства; на фиг,2 — временные диаГраммы работы устройства при выполне-Нии подключенными к нему микропроцессорами операций чтения и записи данных н общую память.

Устройство содержит генератор 1 тактовых импульсов, формирователь 2 одиночных импульсов, элементы ИЛИ 3

«гер»ой группы, триггеры 4 и 5 первой 20 и второй групп, дешифраторы 6 группы, элементы И 7-9 первой, второй и третьeA групп усилители-формироваелч 10-13 с первой по четвертую груп1 ы, выходной регистр 14, элементы

ИЛИ 15 второй группы, первый сдвигающий регистр .16 элементы И 17 четвер-той группы, первый элемент ИЛИ 18 элемен.г И 19„ второй сдвигающий регистр 20., второй элемент ИЛИ 21. ре- 30 гистр-защелку 22,. приоритетный шифра-тор ?3„ дешифратор 24> выход 25 при- знака готовности общей памяти, рход 26 чтения;,вход 27 записи, вход 28 адреса., информационный ьход-выход 29

«гервой группы, выход 30 адреса, выход 31 чтения (записи), информационный вход-выход 32 второй группы, вход 33 начальной установки, выход 3, тактовых импульсов. 46

Устройство работает следующим образом, Пги поступлении сигнала на вход 33 начальной установки и на вторые входы группы элементов ИЛИ 15 сигналы с

«лх выходов поступают на входы сброса

rpym.û счетных Т-триггеров 4, Инверсные выходы последних устанавливаются в исходное состояние, при котором на выходах 25 готовности общей памяти

50 устанавливаются сигналы, обеспечивающие беспрепятственную работу подклю- .I о ченных к устройству микропроцессоров.

Генератор 1 формирует на своем первом выходе тактовые импульсы посту55 пающие на выходы 34 тактовьгх иипульсоВ и обеспечивающие тактирование и синхронизацию работы подключенных к устройству микропроцессоров.

После прекращения действия сигнала на входе 33 один или несколько микропроцессоров, выполняя собственные программы обработки данных, обращаются к общей памяти для чтения или записи данных. В этом случае на соответствующем выходе 28 адреса устанавливается адрес выбираемой ячейки общей памяти, поступающей на вход дешифратора 6, а с его выхода сигнал поступает на информационный вход D-триггера,5, При этом поступв ление сигнала на один из входов чтения 26 или записи 27 соответственно на первый или второй входы соответствующего элемента ИЛИ 3 вызывает формирование на его выходе сигнала, поступающего на синхровход Dтриггера 5 и устанавливающего его, Сигнал с выхода D-триггера 5, представляющий собой запрос микропроцессора к общей памяти, поступае на тактирующий вход счетного Т-триггера 4 и переводит его в состояние, при котором на связанном с его инверсным выходом выходе 25 готовности общей памяти снимается сигнал, обеспе гивающий беспрепятственную работу обратившегося к общей памяти микропроцессора. Одновременно сигнал с выхода D-триггера 5 поступает на соответствующий информационный вход регистра-защелки 22 и вход соответствующего элемента И 17, Синхронный характер функционирования подключенных к устройству микропроцессоров, определяемый тактирова нием их работы от генератора 1, обусловливает воэможность формирования микропроцессорами запросов к общей памяти на соответствующих . выходах

D-триггеров 5 в детерминированные моменты времени, связанные с периодом тактовых импульсов на выходе 34, Начиная с этого момента, на третьем выходе тактового генератора 1 формиру ется серия импульсов опроса, поступающих на тактирующий вход сдвигово-, го регистра 16 и йервый вход элемента И 19. Число импульсов опроса в ce-. рии равно числу микропроцессоров М, подключенных к устройству..

Появление каждого очередного импульса опроса на тактирующем входе сдвигающего регистра 16 вызывает появление на одном из M его выходов сигнала, поступающего на второй вход соответствующего элемента И 17, Если

141872 при этом на первом входе этого элемента И 17 присутствует сигнал запроса микропроцессора к общей памяти, то сигнал с его выхода поступает на пер5 вый вход соответствующего элемента

ИЛИ 15, а с выхода последнего сигнал поступает на вход сброса соответствующего счетного Т-триггера 4. При этом счетный Т-триггер 4 возвращается в исходное состояние, вследствие чего на соответствующем М выходе 25 устанавливается сигнал, обеспечивающий беспрепятственную работу обратившегося к общей памяти микропроцессора. 1

Сигнал с выхода элемента И 17 поступает также на соответствующий один из M входов элемента ИЛИ 18, вызывая появление сигнала на его выходе, а следовательно, и на информационном 2р входе сдвигающего регистра 20, По окончании действия очередного импульса опроса на входе элемента И 19 на

его инверсном выходе появляется сигнал, поступающий на тактирующий axon, 2б сдвигающего регистра 20 и вызывающий изменение его состояния. Если при этом на информационном входе сдвигающего регистра 20 сигнал отсутствует, что определяется отсутствием сигнала за- gp проса микропроцессора к общей памяти на первом входе соответствующего элемента И 37, то состояние сдвигающего регистра 20 не изменяется, Таким образом, сдвигающий регистр 20 обеспечивает подсчет числа запросов микропроцессоров к общей памяти на входах элементов И l7.

Если число сигналов запроса микропроцессоров к общей памяти меньше 4р числа M соответствующего максимальному количеству микропроцессоров, запросы которых могут быть удовлетворены общей памятью за время одного периода тактовых импульсов, т,е. sa время длительности одного машинного такта микропроцессора, то в результате поступления серии импульсов опроса с третьего выхода генератора 1 на тактирующий вход сдвигающего регисT 50 ра 16 последовательно на всех его М выходах устанавливаются сигналы, поступающие на входы элементов И -17.

В результате этого на выходах всех тех элементов И l?, на первых входах которых присутствуют сигналы запроса микропроцессоров к общей памяти, последовательно появляются сигналы, поступающие на соответствующие входы

") ф элементов И, И 15 и сбрасывающие по входам сброса соответствующие счетные Т-триггеры 4, Появление на их выходах, связанных с выходами 25 готовности общей памяти, положительных сигналов обеспечивает беспрепятственную работу всех микропроцессоров, обратившихся к общей памяти,для чтения или записи данных, Момент формирования последнего M-го импульса опроса в серии на третьем выходе генератора 1 должен выбираться таким образом, чтобы с учетом задержек распространения сигнала в элементах устройства обеспечить восстановление сигнала на последнем выходе 25 готовности общей памяти, если этот сигнал предварительно был снят в результате обращения соответствующего микропроцессора к общей памяти.

Еспи число сигналов запроса микропроцессоров к общей памяти на входах элементов И 17 равно числу М, то в результате действия серии импульсов опроса с третьего выхода генератора 1 все М выходов 25 готовности общей памяти, связанных с обратившимися к общей памяти для чтения или записи данных микропроцессорами, будут переведены в исходное состояние. При этом состояние сдвигающего регистра 20, обеспечивающего подсчет числа запросов микропроцессора к общей памяти, изменится таким образом, что на его выходе установится сигнал, поступающий на инверсный вход элемента И 19 и блокирующий прохождение импульсов опроса с его первого входа на тактирующий вход сдвигающего регистра 20. Одновременно сигнал с выхода регистра 20 поступает на вход элемента ИЛИ 21, а с выхода последнего передается на вход сброса сдвигающе го регистра 16, снимая сигнал с его соответствующего выхода.

Если число сигналов запроса микропроцессоров к общей памяти превышает число М, то в результате действия серии импульсов опроса с третьего выхода генератора 1 последовательно будут сформированы сигналы на выходах только первых M элементов И 17, на первых входах которых присутствуют сигналы запроса общей памяти. Это oIIределяется появлением сигнала на выходе сдвигающего регистра 20, а следова.тельно, и на выходе элемента

ИЛИ 21, блокирующего по входу сброса

5 14187 сдвигающий регистр 16, при достижении сдвигающим регистром 20 состояния, соответствующего подсчету М запросов микропроцессоров к общей памяти. В результате формирования M сигна" лов на выходах элементов И 17 будут переведены в исходное состояние M соответствующих выходов 25 готовности общей памяти, обеспечив беспрепятст- 10 вечную работу тех M микропроцессоров, которые обратились к общей памяти для чтения или записи данных.. Остальные мКкропроцессоры, чьи запросы к общей памяти не могут быть удовлетворены в течение текущего периода следования тактовых импульсов на выходе 34 тактовых импульсов вследствие недостаточ ной пропускной способности общей памяти, в результате анализа состояний 20 связанных с ними выходов 25 готовности общей памяти перейдут к выполнению ! дополнительного такта .ожидания, За-! .просы к общей памяти этих микропро« цЕссоров, сохранившиеся на выходах 25 соответствующих D-триггеров 5, будут участвовать в арбитраже наряду с запросами к общей памяти, поступившими от других микропроцессоров во время очередного периода следования такто-. вых импульсов на выходе 34 тактовых импульсов. При этом предварительно после завершения серии из М импульсов опроса на третьем выходе генератора 1 сигнал с четвертого выхода гене ратора 1 поступает на вход сброса сдвигающего регистра 20 и вход элемента ИЛИ 21, обеспечивая тем самым подготовку сдвигающих регистров 1 6 и 20 к. работе в течение очередного периода 40 следования тактовых импульсов.

Сигналы запросов микропроцессоров к общей памяти, формируемые на выходах

D-триггеров 5 и поступающие на информационные входы регистра-эащел4 ки 22, фиксируются в нем по сигналам вторых тактовых импульсов, поступаю щих на. его тактирующий вход с первого выхода генератора 1. .С выходов регистра-защелки 22 зафиксированные сиг50 налы запросов микропроцессоров к общей памяти поступают:на соответствующие входы приоритетного шифратора 23.

Последний обеспечивает формирование на выходе двоичного кода, соответствующего входу с наименьшим номером, на котором поддерживается сигнал запроса микропроцессора к общей памяти„

Двоичный код с выхода приоритетного шифратора 23 поступает на вход дешифратора 26, вызывая формирование сигнала разрешения обмена с общей памятью на том из Mего выходов, номер которого совпадает с наименьшим номером входа приоритетного шифратора 23, на котором поддерживается сигнал запроса микропроцессора к общей памяти, Сигнал разрешения обмена с общей памятью, формируемый íà одном из выходов дешифратора 24, обеспечивает прохождение на выходы 30 адреса, чтения (записи) 31 ° и входы-выходы 32 общей памяти адресных, управляющих и информационных сигналов от соответствующего микропроцессора в течение времени, равного периоду следования вторых тактовых импульсов на первом выходе тактового генератора i.

Появление сигнала разрешения обмена с общей памятью, @opMHpjjeMoro на одном из выходов дешифратора 24 и поступающего на вход сброса соответствующего D-триггера 5, снимает сигнал запроса микропроцессора к общей памяти на выходе D-триггера 5 и с соответствующего информационного входа регистра-защелки 22. При этом поступление очередного импульсного сигнала с первого выхода генератора 1 на так тирующий вход регистра-защелки 22 обеспечит фиксацию на его выходах ос- тавшихся необслуженными запросов микропроцессоров к общей памяти, Далее приоритетный шифратор 23 и:.дешифра-. тор 24 обеспечат формирование на одном из выходов последнего сигнала разрешения обмена с общей памятью для следующего микропроцессора аналогично . рассмотренному выше, 3а время одного периода следования тактовых импульсов на втором выходе генератора 1, используемых для тактирования работы микропроцессоров и оп» ределяющих длительность их машинных тактов, на первом выходе генератора I циклически появляются М импульсных сигналов вторых тактовых импульсов.

Благодаря этому за время длительнос ти машинного такта работающих синх ронно микропроцессоров к общей памяти последовательно могут получить доступ до М микропроцессоров, Формирователь 2 одиночного импульса обеспечивает выполнение временных условий для циклов чтения и записи подключенной к устройству общей памяти.

1418722

При выполнении а-м микропроцессо-. ром, подключенным к устройству, цикла записи в общую память сигнал с соответствующего входа 27 записи посту5 пает на второй вход первого элемента

И 7, При поступлении на его первый вход сигнала разрешения обмена с общей памятью с соответствующего выхода дешифратора 24 на выходе элемента lð

И 7 формируется сигнал, поступающий на управляющий вход усилителя-формирователя 12 и обеспечивающий прохождение сигналов с входа-выхода 29 на выход усилителя-формирователя 1 2 и на вход-выход 32. Одновременно сигнал разрешения обмена с общей памятью . поступает на управляющий вход усилителя-формирователя 10, обеспечивая прохождение сигналов адреса с его ин- 20 формационного входа на выход 30 адреса общей памяти, Сигнал с выхода элемента И 7 поступает также на информационный вход усилителя-формирователя ll, на выходе которого формируется 25 сигнал и поступает на выход 31 чтения (записи) общей памяти с приходом на его.управляющий вход очередного импульсного сигнала с выхода формирователя 2 одиночного импульса. 30

При выполнении цикла чтения данных из общей памяти а-й микропроцессор формирует запрос к общей памяти и получает разрешение на обмен с общей памятью аналогично тому, как было рас 3> смотрено ранее. Сигнал разрешения обмена, поступая на управляющий вход усилителя-формирователя 10, обеспечивает прохождение сигналов адреса с входа. 28 адреса на выход 30 адреса об 40 щей памяти, а также поступает на, вход элемента И 9. Отсутствие сигнала на информационном входе усилителяформирователя 11 обеспечивает при этом поддержание на выходе 31 чтения (записи) общей памяти сигнала, обеспечивающего цикл чтения общей памяти, С приходом очередного . импульсного сигнала с выхода формирователя 2 одиночного импульса на вход элемента И 9 на его выходе формируется . сигнал, 50 поступающий на управляющий вход выходного регистра 14. При этом информация

1 из выбранной ячейки общей памяти, поступающая на информационный вход выходного регистра J4 будет передана на информационный вход усилителя-формирователя 13. Поступление сигналов на первый вход второго элемента И 8 с выхода дешифратора 6 и на его второй вход с входа 26 чтения вызывает появление сигнала на выходе элемента И 8 и на связанном с ним управляющем входе усилителя-формирователя 13, Это обеспечивает передачу считанной из общей памяти информации на выход усилителя-формирователя l3 и на входвыход 29. Окончание импульсного сигнала на первом входе элемента И 9 вызывает прекращение действия сигнала на управляющем входе выходного регистра 14, что обеспечивает -фиксацию информации, считываемой из общей памяти и присутствующей на информационном входе выходного регистра 14.

На фиг.2 приведены три машинных такта Т2, ТЗ и Т4 машинных циклов, в которых первый и третий микропроцессорь . обращаются к общей памяти для чтения данных, а второй микропроцессор для записи данных. Е устройству подключена общая память с быстродействием, достаточным для обслуживания з время длительности одного машинного такта запросов не более, чем двух мик" ропроцессоров, Б этом случае третий микропроцессор, обратившийся к общей памяти одновременно с двумя другими, вынужден ожидать готовности общей памяти и с этой целью выполнять дополнительный такт ожидания, В начале второго машинного такта

Т2 все три микропроцессора устанавливают на входах 28 адреса устройства адреса соответствующих ячеек общей памяти, в результате чего с приходом сигналов по входам 26 чтения от пер вого и третьего микропроцессоров, а также по входу 27 записи от второго. микропроцессора на входах D-. триггеров 5 устанавливаются сигналы запроса микропроцессоров к общей памяти и одновременно снимаютея сигналы готовности с выходов 25 готовности общей памяти, Под действием импульсов опроса, поступающих с четвертого выхода генератора 1 на тактирующий:.:вход сдвигающего регистра 20, осуществляется подсчет числа запросов микропроцессоров к общей памяти, При этом сигналы на выходах 25 готовности общей памяти первых двух микропроцессЬров восстанавливаются, обеспечивая тем самым возможность выполнения ими после завершения второго машинного такта Т2 следующего машинного такта

ТЗ, Восстановление сигнала на выхо1418722

10 дах 25 готовности общей памяти третьего микропроцессора будет заблокировано появлением сигнала на выходе сдвигающего регистра 20, вследствие чего третий микропроцессор после завершения машинного такта ТЗ перейдет к выполнению такта ожидания.

Сигналы запросов микропроцессоров к общей памяти поступают на информа- 10 ционные входы регистра-защелки 22 и фиксируются в нем по импульсному сигналу, поступающему с первого выхода тактового генератора 1. Приоритетный шифратор 23 формирует на выходе код 15 микропроцессора с наименьшим номером, запрашивающим общую память, т.е. перного микропроцессора. Дешифратор 24 преобразует этот код и формирует на своем первом выходе сигнал разрешения 20 обмена с общей памятью. По этому сигналу сбрасывается в исходное состояние D-триггер 5, снимая запрос первого микропроцессора к общей памяти, а также адрес выбираемой первым микро- 25 процессором ячейки общей памяти устанавливается на выходе 30 адреса общей памяти, На выходе 31 чтения (записи) общей памяти при этом будет поддерживаться сигнал, обеспечивающий чтение 30 данных, хранящихся в адресуемой ячейке общей памяти. С приходом одиночного импульса с выхода формирователя 2 одиночного импульса считываемые из общей памяти данные будут переданы на информационный вход усилителя-формирователя 13 и далее на вход-выход 29, связанный с первым микропроцессором.

По окончании действия одиночного импульса данные, поступающие из общей 40 памяти на информационный вход выходного регистра 14, будут зафиксированы в нем, в результате чего считанные из памяти данные будут поддерживаться неизменными на входе-выходе 29 до 4S окончания действия сигнала на входе 26 чтения.

При появлении следующего импульсного сигнала на первом выходе генератора 1 в регистре-защелке 22 будут зафиксированы запросы к общей памяти только второго и третьего микропроцессоров, так как запрос первого микропроцессора был удовлетворен описанным ранее способом. В этом случае сигнал разрешения обмена будет установлен на втором выходе дешифратора 24, что вызовет сброс соответствующего D-триггера 5, Одновременно адрес выбираемой вторым микропроцессором ячейки памяти будет установлен на выходе 30 адреса общей памяти, а на входе-выходе 32 общей памяти будут установлены данные, поступающие по входу-выходу 29 от второго микропроцессора. Появление очередного одиночного импульса на выходе формирователя 2 одиночного импульса вызовет появление сигнала на выходе 31 чтения (записи) общей памяти, обеспечивая запись данных в выбранную ячейку общей памяти.

Таким образом, за время длительности второго машинного такта устройство обеспечит чтение и запись данных на выбираемых соответственно первым и вторым микропроцессорами ячейках общей памяти,,а третий же микропроцессор, запрос которого не был обслужен общей памятью в течение этого, времени, перейдет к выполнению дополнительного такта ожидания, сохранив при этом сигнал запроса к общей памяти на выходе D-триггера 5. Вследствие этого запрос к общей памяти третьего микропроцессора будет удовлетворен общей памятью во время действия дополнительного такта ожидания аналогично рассмотренному ранее для первого микропроцессора. формула изобретения

Устройство для управления досту- . пом к общей иамяти, содержащее группу из М дешифраторов, где- М вЂ” число подключаемых к памяти абонентов, первую и вторую группы по М элементов И в каждой, с первой по четвертую группы по M усилителей-формирователей в каждой, М выходных регистров, формирователь одиночных импульсов и генератор тактовых импульсов, первый выход которого подключен через. формирователь одиночных импульсов к первым входам элементов И первой группы и к синхровходам усилителей-формирователей первой группы, выходы которых подключены к выходам чтения записи группы устройства, а-й вход чтения, где а= 1,...,М, устройства подключен к первому входу а-ro элемента И второй группы, выход которого подключен к синхровходу а-го усилителя-формирователя второй группы, выход которого подключен к информационному входу а-го усилителя-формирователя третьей группы и к а-му инфор1418722

12 мационному входу-выходу первой группы устройства, а-й вход адреса которого подключен к входу а -го дешифратора группы и к информационному входу 5 а-го усилителя-формирователя четвертой группы,, выход которого подключен к а-му выходу адреса устройства, выход а-го усилителя-формирователя третьей группы подключен к а-му ин- 10 формационному входу-выходу второй группы устройства и к информационному входу а-ro выходного регистра, выход которого подключен к информационному входу а-го усилителя-формирователя 15 второй группы, выход а-го дешифратора группы подключен к второму входу а-го элемента И второй группы, выход а-го элемента И первой группы подключен к входу считывания а-ro выходно- 20 го регистра, второй выход генератора тактовых импульсов подключен к выходу тактовых импульсов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности системы с общей памятью за счет повышения эффективности использования об щей памяти, оно содержит дешифратор, приоритетный шифратор, регистр-защелку, первый и второй сдвигающие регист-30 ры, первую и вторую группы по M триггеров, первую и вторую группы по М . элементов ИЛИ каждая, первый и второй элементы ИЛИ, элемент И,третью и ртую группы иэ M элем каждая, при этом а-й вход чтения устройства подключен к первому входу а-го элемента ИЛИ первой группы, выход которого подключен к синхровходу а-ro триггера первой группы, выход . 40 которого подключен к счетному входу а-ro триггера второй группы, к первому входу а-го элемента И четвертой группы и к а-му информационному вход регистра-защелки, выход которого под- 45 ключен к входу приоритетного шифратора, выход которого подключен к входу дешифра.тора, а-й выход которого подключен к второму входу à-ro элемента И первой группы, к первому входу а-ro элемента И третьей группы, к входу установки в "0" à-ro триггера первой группы и к синхровходу а-го усилителяформирователя четвертой группы, выход а-го дешифратора группы, подключен к информационному входу а-го триггера первой группы, а-й .вход записи, устройства подключен к второму входу а-го элемента ИЛИ первой группы и к второму входу а-ro элемента И третьей группы, выход которого подключен к информационному входу а-ro усилителяформирователя первой группы, и к синхровходу à-ro усилителя-преобразователя третьей группы, первый выход генератора тактовых импульсов подключен к синхровходу регистра-защелки, третий выход генератора тактовых импульсов подключен к синхровходу первого сдвигающего регистра и к первому входу элемента И„ выход которого подключен к сикх- ровходу второго сдвигающего регистра, информационный вход которого подключен к выходу первого элемента ИЛИ, выход второго сдвигающего регистра подключен к второму входу элемента И и к первому входу второго элемента ИЛИ, четвертый выход генератора тактовых импульсов подключен к входу установ« ки в "0" второго сдвигающего регист ра и к второму входу второго элемента ИЛИ, выход которого подключен к . входу установки в "0" первого сдвигающего регистра, а-й выход которого подключен к второму входу а-го элемента И четвертой группы, выход которого подключен к а-му входу первого элемента ИЛИ и к первому входу а-го элемента ИЛИ второй группы, выход которого подключен к входу установки в

"0" а-го триггера второй группы, инверсный выход которого подключен к а-му выходу признака готовности общей памяти устройства, вход начальной установки которого подключен к вторым входам элементов ИЛИ второй группы.,1418722 р гв

Редактор С,Пекарь

Заказ 4154/46 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. ужгород, ул. Проектная, 4 фью 1) фыр.2) ,ПЬх.О

У(Юых4)

tg

Z0.

26

Zf

29(8ю4

Ю(ниюкий)

М

N

27

Щ(8ыд,2)

31

23

5

Zu (8be3)

Я

Ж

31(ни.экий)

З2

Составитель В. Смирнов

Техред И.Верес Корректор В.Гирняк