Многоканальное устройство ввода аналоговой информации

 

Изобретение относится к вычислительной технике и может быть использовано в информационно-измери-ч тельных системах и гибридных вычислительных комплексах для связи аналоговой и цифровой вычислительных машин. Целью изобретения является расширение области применения за счет

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19> Ц1) А1 (511 4 G 06 F 13 00 3/05

ВС:;.С01;"::1Н1Я

";3!

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

611»".Ч" РР

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 4187 27 2/24-24 (22) 22. 01. 87 (46) 23.08.88. Бюл. М 31 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) Б.И.Строцкий (53) 681.327.21 (088.8) (56) Авторское свидетельство СССР

М 402865, кл. G 06 F 13/00, 1971.

Авторское свидетельство СССР

N- 1188744, кл. G 06 F 13/00, 1984. (54 ) 11!10 ГО КАН АЛЬ Н ОЕ УСТРОЙ СТВО ВВОДА

АНАЛОГОВОИ ИНфОР1АЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано в информационно-измери тельных системах и гибридных вычислительных комплексах для связи аналоговой и цифровой вычислительных машин. Целью изобретения является расширение области применения за счет

1418726 исключения избыточности вводимой информации. Многоканальное устройство для ввода аналоговой информации содержит коммутаторы 1 и 6, аналогоцифровой преобразователь 2, цифроаналоговый преобразователь 4, блок 3 анализа приращений сигнала, блоки памяти 5 и 19, блок 11 синхронизации, счетчики 7 и 10, регистр состояния

20, буферный регистр 24 элементы

Изобретение относится к вычислительной технике и может быть использовано в информационно-измерительных системах и в гибридных вычислитель5 ных комплексах для связи аналоговой и цифровой вычислительных машин.

Целью изобретения является расширение области применения за счет исключения избыточности вводимой информации.

На фиг.1 приведена схема многоканального устройства ввода аналоговой информации; на фиг.2 — схема блока синхронизации; на фиг.3 — схема блока анализа приращений сигнала; на фиг.4 — блок -схема алгоритма, поясняющая работу устройства в процессе кодирования; на фиг.5 — блок-схема алгоритма работы устройства в процес-20 с е ч тения.

Многоканальное устройство для вв ода аналог оаой информации (фиг. 1 ) содержит первый коммутатор 1, аналого-цифровой пр еобразователь 2, блок 25, 3 анализа приращений сигнала, цифроаналоговый преобразователь 4, первый блок 5 памяти, второй коммутатор 6, первый счетчик 7, первый элемент 8 сравнения, первый элемент И 9, второй30 счетчик 10, блок !1 синхронизации, первый триггер 12, компаратор 13, элемент 14 задержки, второй элемент

ИЛИ 15, второй элемент 16 сравнения, второй триггер 17, генератор !8 импульсов, второй блок 1.9 памяти, регистр 20 состояния, второй элемент

И 21, первый элемент ИЛИ 22, третий элемент И 23, буферный регистр 24, третий элемент ИЛИ 25, четвертый элемент ИЛИ 26. сравнения 8 и 16, компаратор 13, генератор импульсов 18, триггеры 12 и ! 7, элементы И 9, 21 и 23, элементы

ИЛИ 15, 22, 25 и 26. Сжатие данных в аналоговой форме позволяет исключить избыточные отсчеты во времени, а значит, сократить время ввода информации и увеличить полосу пропускания части высокочастотных каналов устройства. 1 з. п. ф-лы, 5 ил.

Блок 11 синхронизации содержит (фиг.2) седьмой элемент ИЛИ 27, второй распределитель- 28 импульсов, шестой элемент ИЛИ 29, пятый элемент

ИЛИ 30, третий триггер 31, первый распределитель 32 импульсов ° четвертый элемент И 33, пятый элемент И 34, шестой элемент И 35.

Блок 3 анализа приращений сигнала содержит (фиг.3) операционный усилитель 36, пороговый элемент 37, эммитерный повторитель 38, узел 39 согласования уровней сигнала, элемент

40 памяти.

Устройство работает следующим образом.

Входные аналоговые сигналы через коммутатор 1 последовательно во времени поступают на вход аналого-цифрового преобразователя 2 и на первый вход блока 3 анализа приращений сигнала, на второй аналоговый вход которого через цифроаналоговый преобразователь 4 поступает в аналоговой форме значение сигнала по опрашиваемому каналу, полученное в предыдущем цикле опроса. Блок анализа приращений сигнала выполняет функцию контроля изменения сигнала на входе опрашиваемого канала. Так как последовательно включенные операционный усилитель 36 и эммитерный повторитель 36 охвачены глубокой отрицательной обратной связью, то сигнал на выходе эммитерного повторителя 38 полностью соответствует сигналу на неинвертирующем входе операционного усилителя 36.

Соответственно потенциалы на базах выходных транзисторов эммитерного

1418? 26 повторителя с "плавающим" входом равны

Ф +

Usх эВ я Us эв где U — напряжение на неинвертивх рующем входе операционного усилителя 36;

U,U g — соответственно напряжения эммитер-база верхнего и нижнего выходных транзисторов эммитерного повторителя .

Напряжения U< и U> являются установочными потенциалами для порогового элемента 37. Схема порогового элемента с зоной нечувствительности состоит из резисторов, диодного ключа и инвертирующего усилителя. Вход порогового элемента 37 является вторым аналоговым входом блока 3 анализа приращений. Принимая во внимание тот факт, что U< U<, для порогового элемента с зоной нечувствительности справедливы соотношения

Rr

R

Ro где А и  — ширина зоны нечувствительности в вольтах для напряже-35 ний на втором аналоговом входе блока 3 анализа приращений сигнала и соответственно больших и меньших величины U „ . 40

Например, если (Ug )=(U ) =0,6 в, а R,!R,=20, то (А)=(В)=30 мВ, т.е. йороговый элемент с зоной нечувствительности 37 не реагирует на разницу значений сигналов на первом и втором аналоговых входах блока 3 анализа приращений сигнала в диапазоне

+ 30 мВ. Это происходит от того, что пока разница входных сигналов невелика, ток через резистор R< меньше то- 50 ка управления диодным ключом и, следовательно, ток обратной связи, который замыкается чере з диодный ключ, обеспечивает глубокую отрицательную обратную связь инвертирующего усилителя, а напряжение на его выходе мало отличается от напряжения на потенциальном входе порогового элемента с

:зоной нечувствительности. Но как только ток обратной связи вследствие возрастающего разбаланса на аналоговых входах блока 3 анализа прираще»ий сигнала начинает приближаться и превышать управляющий ток диодного ключа, происходит разрыв обратной связи инвертирующего усилителя порогового элемента 37, что при достаточно высоком коэффициенте усиления усилителя приводит к резкому возрастанию напряжения на его выходе, вплоть до напряжения источников питания. В зависимости от алгебраического значения разбаланса сигналов напряжение на выходе порогового элемента 37 с зоной нечувствительности близко к значению напряжения положительного или отрицательного источника питания.

Узел 39 согласования уровней сигнала позволяет привести разнополярный выходной сигнал порогового элемента 37 к стандартному сигналу одной полярности. Резистором Rg устанавливается уровень срабатывания узла, так как например, при диапазоне аналоговых сигналов устройства +10 В и напряжении питания инвертирующего усилителя порогового элемента с зоной нечувствительности +15 В узел согласования уровней должен срабатывать в диапазоне +10 - 15 В или -10 — -15 В, Выходкой сигнал узла 39 согласования уровней сигналов поступает на элемент

40 памяти. Запись в элемент 40 памяти происходит сигналом по синхровходу блока 3 анализа приращений сигнала.

Выход элемента 40 памяти является управляющим выходом блока 3 анализа приращений сигнала.

Таким образом, состояние управляющего выхода блока 3 анализа приращений сигнала соответствует соотношению аналоговых сигналов на его первом и втором аналоговых входах на момент прихода сигнала по синхровходу. Если разница между аналоговыми сигналами превысила допустимый уровень, то нь управляющем выходе блока анализа приращения сигналов будет логическая единица, в противном случае — логический нуль.

Выход блока 3 анализа приращений сигнала разрешает (или не разрешает) работу второго коммутатора 6 и осуществление запуска аналого-цифрового преобразователя 2. Если разница в сигналах по опрашиваемому сигналу в

1418726 настоящий момент и в момент предыдущего кодирования в пределах допуска, то аналого-цифровой преобразователь

2 не кодирует, а устройство переходит к опросу .следующего канала. Если же разница в сигналах превышает устаHOB» ленный допуск, то аналого-цифровой преобразователь 2 осуществляет координирование сигнала, результат коди- 10 рования записывается в первый блок 5 памяти, где он обновляет хранящуюся информацию о сигнале по данному каналу, затем во второй блок 19 памяти последовательно заносят адрес опраши- 15 ваемого канала и результат кодирования по каналу. Внешнее устройство прочитывает собранную информацию из второго блока 19 памяти. Причем каждое слово данных сопровождается адресом канала, по которому оно получено. Если изменений сигнала от момента предыдущего цикла опроса не произошло, то новых данных во второй блок 19 памяти по таким каналам не 25 за носитс я.

Такая логика работы многоканального устройства ввода аналоговой информации обеспечивается следуюшим образом. Сигналом начальной установки обеспечивается сброс н нулевое состояние буферного регистра 24, регистра 20 состояния, через элемент

ИЛИ 26 второго триггера 17, через элемент ИЛИ 22 первого триггера 12 35 и через элемент ИЛИ 27 третьего триггера 31. Выход первого триггера 12 информирует внешнее устройство о готонности измерительной части устройс-тва ввода аналоговой информации. Ну- 10 левое состояние выхода триггера 12 свидетельствует об отсутствии процесса ввода данных, осуществляемого измерительной частью устройства. Выход второго триггера 17 показывает состо- 45 яние второго блока 19 памяти. Единичный выход триггера 17 свидетельствует о наличии во втором блоке 19 памяти несписанной информации после очередного цикла опроса. Выходы тригге- 5п ров 12 и 17 в системе могут быть использованы как инициаторы прерываний или выходы регистра состояния при асинхронном программном обмене.

В рабочее состояние многоканальное устройст1но ввода аналоговой информации приводится записью в регистр

20 состояния слова-состояния устройства. При этом при системной шике данных в регистр 20 состояния записывается единица в старший разряд, адрес канала, до которого должен осуществляться опрос источников в цикле, адрес первого канала опроса в цикле.

Следовательно, устройство позволяет устанавливать число опрашиваемых каналов в цикле в пределах физически существующих каналов коммутатора 1 аналоговых сигналов. В регистр 20 состояния информация с системной шины данных записывается по переднему фронту адресованного системного синхроимпульса "Запись". Срезом этого же импульса через элемент ИЛИ 25 осуществляется перепись из регистра 20 состояния в перный счетчик 7 адреса первого канала в цикле опроса. Причем с выхода первого триггера 12 в момент параллельной записи счетчик 7 удерживается в режиме параллельной записи. Таким образом, слово-состояние, заносимое в регистр 20 состояния, состоит из трех частей: старший бит — рабочее состояние измерительной части устройства; группа битов, соответствующая второму выходу регистра 20 состояния — адрес первого канала в цикле опроса; группа битов, соответствующая третьему выходу регистра 20 состояния — адреса канала с номером на единицу больше, чем адрес последнего канала в цикле опроса.

После записи слова-состояния в регистр 20 состояния старшим битом слова-состояния с первого выхода регистра 20 разрешается запуск генератора 18 импульсов через элемент И 21 системных синхроимпульсов, которыми стробируется запуск цикла опроса каналов устройством. Импульсы с генератора 18 импульсов поступают на четвертый 33 и пятый 34 элементы И блока

11, но, так как третий триггер 31 предварительно установлен в нулевое состояние, импульсы с генератора 18 импульсов приходят только на выход четвертого элемента И 33 и, следовательно, поступают на вход первого распределителя 32 импульсов. Сигнал с первого выхода первого распределителя 32 импульсов блока 11 поступает на синхровход коммутатора 1 и через второй элемент ИЛИ 15 на синхровход первого блока 5 памяти. Следует отметить, что поскольку перед этим в первый счетчик 7 параллельно записан адрес первого канала н цикле

14187 второй элемент ИЛИ 15 (по фронту) осуществляется запись данных с выхода аналого-цифрового преобразователя 2 в адресованную ранее с выхода первого счетчика 7 ячейку памяти первого блока 5 памяти. Кроме того, потенциальный сигнал "Конец кодирования" окончательно разблокировывает пятый элемент И 34, и тактовые им,пульсы начинают поступать на вход второго распределителя импульсов 28.

Следует отметить, что второй коммутатор 6 адресуется с третьего выхода второго распределителя 28 импульсов.

Поэтому, после поступления разрешающего потенциала с управляющего выхода блока 3 анализа приращений сигнала и наличия нулевого потенциала на входе второго коммутатора 6, к выходу оказывается подключенным его вход, к которому подсоединен выход первого счетчика 7, т.е. на выходе второго коммутатора 6 в данный момент оказывается адрес опрашиваемого канала.

Импульсом с первого выхода второго распределителя импульсов 28 через пятый элемент ИЛИ 30 во второй блок

19 памяти заносится адрес опрашивае" мого канала. При этом адрес ячейки блока 19 памяти устанавливается с выхода второго счетчика 10. Если это было первое занесение в цикле опроса после начальной установки, то адрес ячейки будет нулевым. Сигналом со второго выхода второго распределителя 28 импульсов через шестой элемент

И 29 по счетному входу второго счетчика 10 его содержимое увеличивается на единицу, т.е. во втором блоке 19 памяти адресуется уже следующая ячейка. Сигналом с третьего выхода второго распределителя 28 импульсов изменяется адресация второго коммутатора 6, который теперь переключается на шину данных с выхода аналого-цифрового преобразователя 2. Кроме того, через пятый элемент ИЛИ 30 формируется синхросигнал на входе второго блока 19 памяти, что приводит к записи данных из аналого-цифрового преобразователя 2 во второй блок 19 памяти по адресу на единицу- больше, чем записанный ранее адрес опрашиваемого канала. Сигналом с четвертого выхода второго распределителя 28 импульсов через шестой элемент ИЛИ 29 содержимое счетчика 10 увеличивается на единицу, что является подготовкой

ЗО

26 12 адреса следующей ячейки блока 19 памяти для возможной в дальнейшем записи адреса канала и результатов кодирования при опросе одного из последующих каналов устройства. Этим же сигналом через седьмой элемент ИЛИ 27 осуществляется сброс третьего триггера 31, что приводит к переключению выхода генератора 18 импульсов с работы на второй распределитель 28 импульсов на работу на первый распределитель 32 импульсов. Кроме того, вновь разблокировывается шестой элемент И 35 и вновь меняется режим работы йервого блока 5 памяти. Сигналом с четвертого выхода первого распределителя 32 импульсов происходит увеличение содержимого первого счетчика 7, и далее схема переходит к работе по опросу следующего канала системы ввода аналоговых данных.

Опрос каждого из каналов может происходить по укороченному варианту, который был описан ранее или согласно выше описанному удлиненному варианту, когда выполняется кодирование данных.

Следует отметить, что адресация первого блока 5 памяти осуществляется синхронно и синфазно с адресацией каналов устройства. А адресация второго блока 19 памяти осуществляется инкрементно, начиная с нулевого адреса, по мере поступления данных с выхода аналого-цифрового преобразователя 2. Причем на запись каждого результата кодирования используется две ячейки памяти. В ячейку с четным номером заносят адрес опрашиваемого канала, по которому проводилось кодирования информации, а в последующую ячейку с нечетным номером записывается результат кодирования данных. При этом, так как кодирование, происходит только по тем каналам, где разница с результатом предшествующего кодирования превьш ает допуск, то во второй блок 19 памяти данных может оказаться занесено гораздо меньше, чем опрошено, каналов в цикле. Может оказаться, что кодирование не осуществлялось ни по одному из опрашиваемых каналов, т.е. был пустой цикл опроса, как это было описано ранее. В этом случае второй счетчик 10 сохраняет нулевой выход в конце цикла опроса, что фиксируется компаратором 13.

1418726

5 l0

ll5

Следует отметить, что многоканальное устройство ввода аналоговой информации по завершению каждого цикла опроса взводит второй триггер 17, выход которого является выходом готовности информации устройства. Триггер

17 устанавливается в единичное состояние с выхода первого элемента 8 сравнения только в том случае, если выход второго счетчика 10 не равен нулю, что реализуется третьим элементом И 23, поэтому сброс второго счетчика 10 в нулевое состояние с целью подготовки его к процедуре чтения осуществляется также с выхода первого элемента 8 сравнения через первый эле мент ИЛИ 22 и через элемент 14 задер

КНПо окончании цикла опроса каналов устройства в момент срабатывания первого элемента 8 сравнения осуществляется перепись конечного адреса второго блока 19 памяти из второго счетчика

10 в буферный регистр 24. Хранение конечного адреса занесенных данных в блок 19 памяти необходимо для корректного проведения процедуры чтения.

Таким образом, по завершении процедуры кодирования данных получаем нулевое значение выхода готовности устройства и единичное значение выхода готовности информации устройства, который будет снят после прочтения данных из второго блока 19 памяти или при новом цикле опроса каналов, так как нет аппаратных препятствий осуществлять следующий цикл опроса каналов, не прочитав данных из блока 19 памяти. И в том, и в другом случае сброс второго триггера 17 осуществляется с выхода второго элемента 16 сравнения через четвертый элемент

ИЛИ 26. Вопрос же о необходимости чтения массива должен решаться программно, как результат анализа указанных системных выходов устройства ° !

Чтение массива данных осуществляется по системной шине данных с выхода второго блока 19 памяти по завершении цикла опроса каналов в режиме чтения. Чтение каждого слова осуществляется посылкой сигнала по адресованному входу чтения, который поступает на первый вход пятого элемента

ИЛИ 30. С выхода пятого элемента

ИЛИ 30 формируется синхросигнал для второго блока 19 памяти. При этом будет прочитано слово по адресу, установленному вторым счетчиком IO, а так как по окончании цикла опроса каналов второй счетчик 10 сброшен, то, следовательно, чтение начинается с нулевого адреса. По срезу кажцого импульса чтение через шестой элемент

ИЛИ 29 увеличивает на единицу ñîäåðжимое второго счетчика 10, т.е. готовится адрес для чтения данных из следующей ячейки второго блока 19 памя ти.

Так как сначала читается адрес канала, по которому поступает новая информация, а потом слово данных, то при реализации программного обмена легко формируется с помощью регистровых операций объектный адрес ячейки основной памяти, по которому записываются извлекаемые из второго блока 19 памяти данные.

По достижении вторым счетчиком

10 адреса последней ячейки, в которой еще имелась информация, после прочтения этих данных содержимое счетчика 10 увеличивается на единицу и становится равным содержимому буферного регистра 24. Срабатывает второй элемент 16 сравнения, и через четвертый элемент ИЛИ 26 сбрасывает второй триггер 17, что приводит к сбросу сигнала готовности информации.

Это воспринимается системным контроллером как сигнал к прекращению процедуры чтения. Импульсом с выхода второго элемента 16 сравнения через элемент ИЛИ 22 и элемент 14 задержки вновь осуществляется сброс второго счетчика 10. Теперь устройство полностью возвращено в исходное состояние и готово к новому циклу опроса каналов.

Следует отметить, что новый запуск опроса возможен как по системному синхровходу от системного таймера, так и по адресованному входу записи с занесением нового слова-состояния.или с сохранением прежнего.

50 Таким образом, процедура сжатия данных, осуществляемая в аналоговой форме на входе многоканального устройства сбора аналоговой информации, позволяет сжать данные за счет исклю55 чения избыточных отсчетов во времени, примерно вдвое сократить время ввода информации и увеличить полосу пропускания части высокочастотных каналов устройства.

1418726 опроса, а выход первого счетчика 7 поступает на адресные входы коммутатора 1 и первого блока .5 памяти, то по сигналам с первого выхода первого

pacnpep,åëèòåëÿ 32 импульсов происходит коммутация адресованного канала и считывание из одноименной каналу ячейки блока 5 памяти в цифроаналоговый преобразователь 4 слова данных, 10 т.е. первый блок 5 памяти в этот момент с выхода третьего триггера 31 удерживается в режиме чтения. В процессе выполнения укаэанных операций аналоговый сигнал адресованного кана- 15 ла поступает на вход аналого-цифрового преобразователя 2 и на первый вход блока 3 анализа приращений сигнала. В то же время на второй вход блока 3 анализа приращений сигнала 20 с выхода цифроаналогового преобразователя 4 поступает аналоговый эквивалент слова данных, прочитанного из ячейки памяти первого блока 5 памяти с одноименным адресом, что и замкнутый канал коммутатора 1. Через интервал времени, достаточный для завершения переходных процессов в целях аналоговых сигналов, импульсом с второго выхода первого распредели- 30 теля 32 импульсов осуществляется стробирование элемента 40 памяти блока 5 анализа приращений сигнала.

При этом на выходе блока 3 анализа приращений сигнала фиксируется соот35 ношение входного аналогового сигнала на данный момент времени и его значения в предыдущий, момент отсчета.

Если разница между сигналами находится в пределах установленного допуска, э 40 то на управляющем входе блока 3 анализа приращений сигнала фиксируется нулевое значение, в противном случае — единичное.

Выход блока 3 анализа приращений

45 сигнала поступает на разрешающие входы коммутатора б и первого элемента И 9 и определяет дальнейшую работу схемы.

С незначительным интервалом време- б0 ни на третьем выходе первого распределителя 32 импульсов вырабатывается управляющий импульс, который поступает на второй вход первого элемента И 9 и íà S-вход первого триггера

12. Вне зависимости от состояния управляющего выхода блока 3 анализа приращений сигнала первый триггер 12 будет приводиться в единичное состояние и, следс вательно, изменяется потенциал на выходе готовности устройства, что свидетельствует о нахожде::ии измерительной части устройства в состоянии функционирования изменяется режим работы первого счетчика 7, который переходит в счетный режим. Втоpoi блок 19 памяти по входу режима работы переводится в режим записи, на входы пятого 34 и шестого 35 элементов И поступает разрешающий потенциал, который подготавливает эти элементы для предстоящих тактов работы устройства, разрешающий потенциал постуйает на первый элемент И 9. Через первый элемент И 9 скол импульса с третьего выхода первого распределителя 32 импульсов проходит в зависимости от состояния выхода блока

3 анализа приращений сигнала. Если . на первом входе элемента И 9 нулевой потенциал, то сигнал на его выход не проходит и, следовательно, не влияет на дальнейшую работу устройства. В этом случае последующим сигналом с четвертого выхода первого распределителя 32 импульсов через шестой элемент И 35, который подготовлен уже потенциалами с выходов первого 12 и третьего 10 триггеров, заносится единица на счетный вход первого счетчика 7. Это приводит к изменению адреса на адресных входах коммутатора 1 и первого блока 5 памяти. Поскольку в дальнейшем первый распрецелитель

32 импульсов работает, начиная вновь с первого входа, то описанныи цикл работы устройства повторяется вновь, но уже с другим адресом канала, который на единицу больше предыдущего.

Если в процессе работы устройства при опросе всех каналов вход первого элемента И 9 так и остается заблокированным управляющим выходом блока 3 анализа приращений сигнала, то через установленное число таких коротких циклов на выходе первого счетчика 7 устанавливается адрес, равный адресу, записанному во вторую группу битов регистра 20 состояния. Этот факт выявляется первым элементом 8 сравнения, сигналом с выхода которого через первый элемент ИЛИ 22 сбрасывается первый триггер 12 и осуществляется сброс ряда других элементов„ которые B описанном "пустом цикле опроса качалов не работали, и поэтому сигнал сброса, выработанный первым

9 14 элементом 8 сравнения, лишь подтверждает их ранее установленное состояние. Триггер 12 вновь переводит пер" вый счетчик 7 в режим параллельной записи, меняет сигнал на выходе готовности устройства, блокирует пятый

34 и шестой 35 элементы И, но не останавливает работу первого распределителя 32 импульсов. Следующий запуск цикла работы устройства может, осуществляться по системному синхровходу от таймера через второй элемент

И 21 и третий элемент ИЛИ 25, так как содержание регистра состояния 22 сохраняется и второй элемент И 21 разблокировывается с выхода старшего разряда регистра 20. Повторныи запуск может быть осуществлен и путем записи нового слова-состояния в ре, гистр 20 состояния. Следует подчерк нуть, что адресный режим работы устройства обеспечивается записью слова-состояния, в котором в качестве адреса первого канала в цикле записывается адрес адресуемого канала, а в качестве адреса канала, до которого должен длиться цикл, записывается адрес на единицу больше. В этом случае после опроса одного канала происходит останов устройства и возврат его в начальное состояние. Следует также отметить, что асинхронный режим работы системного синхровхода и генератора. импульсов, который определяет работу первого распределителя 32 импульсов, не приводит к сбойной ситуации, так как установка нового адреса на выходе первого счетчика

7 происходит на четвертом также распределителя 32, а установка первого триггера 12 происходит на третьем такте. Поэтому несвоевременные попытки опрокинуть первый триггер 12 на на третьем такте работы первого распределителя 32 импульсов и начать новый цикл опроса каналов до прихода системного синхроимпульса и осуществления параллельной записи в счетчик

7 начального адреса не увенчиваются успехом, так как первый триггер 12 удерживается в сброшенном состоянии с выхода первого элемента 8 сравнения потенциально до тех пор, пока на входах первого элемента 8 сравнения не появятся разные кодовые комбинации, т.е. до параллельной записи в первый счетчик 7 начального адреса.

Как следствие, первый элемент И 9

18726 10

t0

:35

55 заблокирован и сигнал íà его выходе, приводящий к запуску аналого-цифрового преобразователя 2 и к установке третьего триггера 31, не появляется.

Следовательно, несмотря на то, что после завершения цикла работы устройства генератор 18 импульсов и первый распределитель 32 импульсов продолжают работать, сбойной ситуации не возникает, так как асинхронное поступление системного синхроимпульса синхронизируется, а влияние выходов первого распределителя 32 импульсов на работу элементов устройства блокируется до прихода нового системного синхроимпульса или их поступление безразлично для элементов как, например, поступление в этот период сигналов на синхровходы коммутатора 1 и блока 3 анализа приращений сигнала.

Для синхронизации системного синхроимпульса и первого распределителя импульсов 32 длительность системного синхроимпульса должна превышать цикл работы первого распределителя 32 импульсов. Системный синхроимпульс стробируется. сигналом с четвертого выхода первого распределителя 32 импульсов на втором элементе И 21. Поэтому параллельная запись канального адреса в цикле опроса происходит перед новым циклом работы первого распределителя 32 импульсов.

Если в процессе опроса каналов устройства на выходе блока 3 анализа приращений сигнала появляется единичный потенциал, то он сигналом с третьего выхода первого распределителя импульсов через разблокированный первый элемент И 9 (или скол сигнала при опросе первого канала в цикле) поступает на вход запуска аналогоцифрового преобразователя 2 и на установочный вход третьего триггера 31, который переходит в единичное состояние. Единичное состояние третьего триггера 31 блокирует четвертый ЗЗ и шестой 35 элементы И, подготавливает к отпиранию пятый элемент И 34, и меняет режим работы первого блока 5 памяти, который из режима чтения переходит в режим записи. Несмотря на работу генератора 18 импульсов, схема устройства переходит в режим ожидания до прихода сигнала конца кодирования с аналого-цифрового преобразователя 2. Этим сигналом через

1418726

Формула из о брете ния

1. Многоканальное устройство ввода аналоговой информации, содержащее первый и второй коммутаторы, аналогоцифровой преобразователь, генератор импульсов, первый и второй триггеры, первый и второй блоки памяти, первый и второй элементы И, первый :элемент

ИЛИ, первый и второй счетчики, элемент задержки, регистр состояния, информационные входы коммутатора являются информационными входами устройства, выход первого коммутатора соединен с информационным входом аналого-цифрового преобразователя, выход первого элемента ИЛИ соединен с входом элемента задержки, выходы первой группы регистра состояния со- 2р единены с установочными входами первого счетчика, информационные входы которого являются входами начальной установки устройства, о т л и ч а— ю щ е е с я тем, что, с целью расширения области применения за счет исключения избыточности вводимой информации, в него введены блок анализа приращений сигнала, цифроаналоговый преобразователь, третий элемент И, второй, третий и четвертый элементы

ИЛИ, буферный регистр, первый и второй элементы сравнения, компаратор и блок синхронизации, выход первого мультиплексора соединен с первым информационным входом блока анализа

35 приращений сигнала, второй информационный вход которого соединен с выходом цифроаналогового преобразователя, входы которого соединены с выходами первого блока памяти, информационные выходы аналого-цифрового преобразователя подключены к информационным входам первого блока памяти и информационным входам первой группы второго коммутатора, выходы первого счетчика соединены с адресными входами первого бпока памяти, информационными входами второй группы второго мультиплексора, адресными входами первого коммутатора, входами первой группы первого элемента сравнения, выход блока анализа приращений сигнала соединен с первым управляющим входом второго коммутатора и первым входом первого элемента И, вы-э5 ход которого соединен с входом запуска аналого-цифрового преобразователя и первым входом блока синхронизации, выход конца преобразования аналогоцифрового преобразователя соединен с первым входом второго элемента ИЛИ и вторым входом блока синхронизации, выход второго элемента ИЛИ соединен с синхровходом первого блока памяти, первый выход блока синхронизации соединен с синхровходом первого коммутатора и вторьм входом второго элемента ИЛИ, второй выход — с синхровходом блока анализа приращений сигнала, третий выход — с входом чтениязаписи первого блока памяти, четвертый выход — с вторым входом первого элемента И и входом установки в "1" первого триггера, пятый выход — с счетным входом второго триггера, шестой выход — с вторым управляющим входом второго коммутатора, седьмой выход — с синхровходом второго блока памяти, восьмой выход — с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с синхровходом первого счетчика, счетный вход которого подключен к девятому выходу блока синхронизации, выход первого триггера соединен с управляющим входом первого счетчика, третьим входом блока синхронизации, третьим входом первого элемента И, входом чтения-записи второго блока памяти и является выходом готовности устройства, выход первого элемента

ИЛИ соединен с входом сброса первого триггера, выход элемента задержки соединен с входом сброса второго счетчика, выходы которого соединены с адресными входами второго блока памяти, входами компаратора, информационными входами буферного регист ра и входами первой группы второго элемента сравнения, входы второй группы которого соединены с выходами буферного регистра, выходы второго коммутатора соединены с информационными входами второго блока памяти, выходы которого являются информационными выходами устройства, входы сброса регистра состояния и буферного регистра, первые входы четвертого и первого элементов ИЛИ и четвертый вход блока синхронизации являются входом сброса устройства, выход второго элемента сравнения соединен с вторым входом четвертого и первого элементов ИЛИ, выход первого элемента сравнечия соединен с третьим вхо17

1418726 дом первого элемента ИЛИ, синхровходом буферного регистра и первым входом третьего элемента И, выход которого соединен с входом установки в

"1" второго триггера, выход которого является выходом готовности информации устройства, выход четвертого эпемента ИЛИ соединен с входом сброса второго триггера, выход компаратора 1О соединен с вторым входом третьего элемента И, выходы второй группы регистра состояния соединены с входами второй группы элемента сравнения, выход регистра состояния соединен с вторым входом второго элемента И и входом запуска генератора импульсов, выход которого соединен с пятым входом блока синхронизации, третий вход второго элемента И является синхро-. входом устройства, синхровход регистра состояния и второй вход третьего элемента ИЛИ являются входом записи устройства, шестой вход блока синхронизации является входом чтения 25 устройства, причем блок синхронизации содержит третий триггер, первый и второй распределители импульсов, четвертый, пятый и шестой элементы

И, пятый, шестой и седьмой элементы

ИЛИ, вход установки в "1" третьего триггера является первым входом блока синхронизации, прямой выход кото" рого соединен с первыми входами чет-. вертого, пятого и шестого элементов

И и является третьим выходом блока синхронизации, вторые входы четвертого и пятого элементов И являются пятым входом блока синхронизации, выход четвертого элемента И соединен

4О с входом первого распределителя импульсов, первый, второй и третий выходы которого являются соответственно первым, вторым и четвертым выходами блока синхронизации„ четвертый

45 выход первого распределителя импульсов соединен с вторым входом шестого элемента И и является восьмым выходом блока синхронизации, выход шестого элемента И является девятым выходом блока синхронизации, третий вход 50 пятого элемента И является вторым входом блока синхронизации, четвертый вход элемента И и третий вход шестого элемента И является третьим входом блока синхронизации, вьжод пятого элемента И соединен с входом второго распределителя импульсов, первый вход которого соединен с первым входом пятого элемента ИЛИ, выход которого является седьмым выходом блока синхронизации, второй выход второго распределителя импульсов соединен с первым входом шестого элемента ИЛИ, выход которого является пятым выходом блока синхронизации, третий выход второго распределителя импульсов соединен с вторым входом пятого элемента ИЛИ и является шестым выходом блока синхронизации, четвертый выход второго распределителя импульсов соединен с вторым входом шестого элемента ИЛИ и первым входом седьмого элемента ИЛИ, второй вход которого является четвертым входом блока синхронизации, выход седьмого элемента

ИЛИ соединен с входом сброса третьего триггера, третьи входы пятого и шестого элементов ИЛИ являются шестым входом блока синхронизации.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок анализа приращений сигнала содержит операционный усилитель, эммитерный повторитель, пороговый элемент, узел согласования уровней сигнала, элемент памяти, прямой вход операционного уси.пителя является первым информационным входом блока, инверсный вход операционного усилителя соединен с потенциальным входом порогового элемента и выходом эммитерного повторителя, вход которого соединен с выходом операционного усилителя, вход порогового элемента является вторым информационным входом блока, выход порогового элемента соединен с входом узла согласования уровней сигнала, выход которого соединен с информаци- онным входом элемента памяти, синхровход которого является синхровходом блока, выход элемента памяти является выходом блока.

1418726

14i8726

troeeymugup канала, зпаи дЙННЫХ И7 0PpOCQ 30ИЧО

6 1Ц3 Й6)Я ЩЕИ ЦУКАЯ

Опрос Йока анализа сигнала, стансЬа ци

1418726

Составитель И.Карнова

Техред А.Кравчук

КорректорВ.Бутяга

Редактор Н.Лазоренко

Тираж 704 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4155/47

Производственно-полиграфическое предприятие, г. Ужгород, ул. р л П оектная 4