Устройство для передачи цифровой информации

 

Изобретение относится к автоматике, касается,в частности, передачи цифровой информации, и предназначено для передачи цифровых сообщений от рассредоточенных объектов, от которых информация может передаваться по любому из заданного числа каналов. Целью изобретения является повышение быстродействия устройства. Для достижения цели в устройство введены элемент ИЛИ 11, второй элемент 12 задержки , распределитель 17 импульсов, матричный коммутатор 14, группа 15 компараторов . Использование данного устройства обеспечивает автономность процесса сбора информации о степени загруженности выходных каналов от процесса поступления требований на передачу от источников информации и исключение временных затрат на определение наименее загруженного выходного канала. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК,51, 4 G 08 С 19/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4183163/24-24 (22) 19.01.87 (46) 23.08.88. Бюл. № 31 (72) В. И. Бабанин, В. А. Рохманов, В. В. Овчинников, Г. В. Виноградов, В. Е. Колесниченко и В. Л. Комов (53) 621.398 (088.8) (56) Авторское свидетельство СССР № 1141436, кл. G 08 С 19/28, 1985. (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ

ЦИФРОВОЙ ИНФОРМАЦИИ (57) Изобретение относится к автоматике, касается, в частности, передачи цифровой информации, и предназначено для передачи цифровых сообщений от рассредоточенных

ÄÄSUÄÄ 1418792 А 1 объектов, от которых информация может передаваться по любому из заданного числа каналов. Целью изобретения является повышение быстродействия устройства. Для достижения цели в устройство введены элемент ИЛИ 11, второй элемент 12 задержки, распределитель 17 импульсов, матричный коммутатор 14, группа 15 компараторов. Использование данного устройства обеспечивает автономность процесса сбора информации о степени загруженности выходных каналов от процесса поступления требований на передачу от источников информации и исключение временных затрат на определение наименее загруженного выходного канала. 1 ил.

1418792

Изобретение относится к автоматике, в частности к передаче информации, и мо кет быть использовано для передачи цифровых сообщений от территориально удаленных или большого числа малоактивных локализованных источников, информация от которых может передаваться по любому из заданного множества выходных каналов.

Целью изобретения является увеличение быстродействия устройства за счет полного исключения временных затрат, связанных

С определением наименее загруженного канала, путем организации автономного сбора

Ннформации о степени загруженности выходных каналов, не зависяшего от процесса поступления цифровых сообщений.

На чертеже приведена структурная схема устройства для передачи цифровой информации.

Устройство содержит источники 1 инфо р мации, генераторы 2 адреса, первый коммутатор 3, блоки 4 буферной памяти, счет чики 5, первый 6 и второй 7 ключи, первый элемент 8 задержки, триггер 9, дешифратор 10 адреса, элемент ИЛИ 11, второй элемент 12 задержки, группу элементов 13 задержки, второй коммутатор 14, группу компараторов 15, генератор 16 тактовых импульсов, распределитель 17 импульсов. Каждый блок 4 связан с соответствующим выходным каналом посредством модулятора и передатчика (не показаны) .

В устройстве реализуется принцип свободного доступа адресных сигналов, формируемых генераторами 2, к общей шине.

Как и в известном устройстве защита от ложного срабатывания устройства при искажении адреса вследствие наложения двух или более адресов в обшем канале осу,ществляется с помощью дешифратора 10 адреса. Дешифратор 10 представляет собой п параллельных ветвей, каждая из которых состоит из последовательно включенных двоичного фильтра, ограничителя и формирователя импульса.

Устройство работает следуюшим образом.

Источник 1 при наличии в нем подлежащей передаче информации с управляющего выхода подает управляющий сигнал на вход генератора 2 адреса, который считывает адрес источника 1 в общий канал. Если ключ 6 открыт, этот адрес поступает на входы дешифратора 10 адреса и элемента 8 задержки. При наличии на входе дешифратора 10 неискаженного адреса на соответствующем его (дешифратора 10) выходе, общее число которых равно числу источников 1, появляется импульс. Этот импульс поступает на вход соответствующего элемента 13 задержки и на первый вход триггера 9, который при этом закрывает ключ 6, препятствуя тем самым прохождению через него адресов от других источников 1, и открывает ключ 7, через который адрес после прохождения элемен5

40 .45

2 та 8 задержки поступает на первый управляющий вход коммутатора 3 и на входы источников 1. Элемент 8 служит для задержки сигнала на время, необходимое для срабатывания входящих в устройство элементов.

При получении своего адреса, что является по существу разрешением на передачу, источник блокирует работу генератора 2 и через заранее заданный промежуток времени, необходимый для установления соединения с соответствующим выходным каналом, считывает информацию в один из блоков 4 буферной памяти.

Если на вход дешифратора 10 поступает искаженный адрес, то ни на одном из его выходов сигнала не будет и соответственно никаких управляющих воздействий не вырабатывается, т. е. ни один из источников 1 не получает разрешения на передачу. В этом случае работа генератора 2 адреса не блокируется, и он через определенное время повторно считывает адрес в общий канал.

Импульс с выхода дешифратора 10 после задержки в элементе 12 поступает на второй вход триггера 9, который переводит ключи 6 и 7 в исходное состояние: ключ 6 открыт, ключ 7 закрыт. Время задержки в элементе 12 должно быть больше времени реакции устройства на поступаюшие запросы, т. е. суммарного времени задержки в элементе 13, времени срабатывания коммутатора 3 и времени передачи информации из источника 1 в блок 4 бу ферной памяти.

Введение элементов 13 задержки вызвано необходимостью устранения такой ситуации, при которой обращение к компаратору 15 производится в тот момент, когда в нем еще происходит процесс сравнения двух двоичных чисел. Время задержки в элементе 13 должно быть больше времени срабатывания компаратора 15, при этом управляющий импульс на считывание поступает от дешифратора 10 на управляющий вход компаратора 15 после окончания процесса сравнения.

Генератор 11 управляет работой распределителя 17, который под его воздействием вырабатывает сигналы управления для считывания показаний реверсивных счетчиков 5. Эти счетчики контролируют текущую длину очереди сообщений, ожидающих передачи в соответствующих блоках 4. При поступлении сообщения на вход блока 4 на первый управляюший вход соответствующего счетчика 5 поступает управляющий импульс и его показание увеличивает на единицу, а при выводе сообщения из блока 4 управляющий сигнал поступает на второй управляюший вход счетчика 5 и его показание уменьшается на единицу. При поступлении сигнала считывания от распределителя 17 из соответствующего счет1418792

Формула изобретения

Составитель 3. Низамутдинова

Редактор Н. Гунько Техред И. Верес Корректор А. Обручар

Заказ 4160/50 Тираж 558 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, >K — 35, Раушская наб., д. 4,5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная. 4 чика 5 считывается информационная посылка, содержащая адресную часть, которая соответствует адресу данного счетчика 5 и связанного с ним блока 4 буферной памяти, и информационную часть, представляющую собой выраженное в двоичной форме содержимое данного счетчика 5. Эта посылка поступает далее на соответствующий вход компаратора 14.

Алгоритм работы цифрового компаратора 15 следуюший. Поступающее на вход компаратора 15 двоичное число, которым в данном случае является информационная часть посылки счетчика 5, сравнивается с другим двоичным числом, которое было признано наименьшим на предыдущем такте работы компаратора 15. Если поступившее двоичное число больше или равно ранее записанному, то содержимое компаратора 15 не изменяется, в противном случае вместо старого минимального двоичного числа записывается новое. Под воздействием управляющего сигнала, поступаюшего от дешифратора 10 адреса, считывается только адрес наименьшего двоичного числа, который поступает на второй управляющий вход коммутатора 3.

Таким образом, на управляющие входы коммутатора 3 поданы как адрес источника 1, затребовавшего канал связи, так и адрес наименее загруженного (или одного из наименее загруженных) канала. После срабатывания коммутатора 3 сообщение источника 1 переписывается в соответствующий данному каналу блок 4 буферной памяти.

Устройство для передачи цифровой информации, содержащее источники информации, первые выходы которых подключены к соответствующим информационным входам коммутатора, выходы которого соединены с входами соответствующих блоков буферной памяти, первые выходы которых являются выходами устройства, вторые и третьи выходы блоков буферной памяти соединены соответственно с первыми и вторыми входами соответствующих счетчиков, вторые выходы источников информации через с оответствуюшие генераторы адреса подключены к информационному входу первого ключа, выход которого соединен с входом дешифратора и через первый элемент задержки с информационным входом второго ключа, выход которого соединен с входами источника инфор15 мации и первым управляющим входом коммутатора, триггер, первый и второй выходы которого подключены к управляющим входам первого и второго ключей соответственно, генератор тактовых импульсов, отличаю20 и4ееся тем, что, с целью повышения быстродействия устройства, в него введены матричный коммутатор, группа элементов задержки, группа компараторов, второй элемент задержки, элемент ИЛИ, распределитель импульсов, выходы которого

25 подключены к третьим входам счетчиков, выходы которых соединены с входами матричного коммутатора, выходы которого подключены к первым входам компараторов группы, выходы которых объединены и подключены к второму управляющему входу компаратора, выход генератора тактовых импульсов соединен с входом распределителя импульсов, выходы дешифратора адреса соединены с соответствуюшими входами элемента ИЛИ и через соответствуюшие элементы задержки группы с вторыми входами соответствуюших компараторов, выход элемента ИЛИ соединен с первым входом и через второй элемент задержки с вторым входом триггера.