Аналого-цифровой преобразователь

 

Изобретение относится к вычислительной технике и может быть использовано в системах связи с импульсно-кодовой модуляцией. Изобретение позволяет повысить точность преобразования . Это достигается тем, что в аналого-цифровой преобразователь, содержащий согласующий усилитель 2, К усилителей-ограничителей 3, источник 5 напряжения ограничения, источник 6 опорного напряжения смещения, К параллельных аналого-цифровых преобразователей 4, регистр 10, блок 16 задержек , введены (К-1) блоков 7 коррекции ошибок, регистры 13 и 14 сдвига, дешифраторы 8 и 12, коммутатор 9. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (50 4 Н 03 М 1/36 1/06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ЫХХ;1

Фиг.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4175948/24-24 (22} 06.01,87 (46} 23.08.88. Бюл, В 31 (72) С.С.Коган и С.Е.Кюн (53) 681.325(088.8) (56) Патент Франции В 2222800, кл. Н 03 К 1 3/14, 1979 °

Гоэбенко В.П. Телевизионный аналого-цифровой преобразователь на микросхемах 1107 ПВ 1. — Техника кино и телевидения, 1984, 11 12, с. 31-34. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной технике и может быть нспольэовано в системах связи с импульсно-кодовой модуляцией. Изобретение позволяет повысить точность преобразования. Это достигается тем, что в аналого-цифровой преобразователь, содержащий согласующий ускпитель 2, К усилителей-ограничителей 3, источник

5 напряжения ограничения, источник 6 опорного напряжения смещения, К параллельных аналого-цифровых преобразователей 4, регистр 10, блок 16 задержек, введены (К-1) блоков 7 коррекции ошибок, регистры 13 и 14 сдвига, дешифраторы 8 и 12, коммутатор 9.

1 э.п. ф"лы, 2 ип.

1418903

Нзобретение относится к вычислительной технике и может быть использовано в системах связи с импульснокодовой модуляцией.

Целью изобретения является повышение точности преобразования.

На фиг. 1 приведена функциональная схема преобразователя; на фиг.2 функциональная схема блока коррекции

Аналого-цифровой преобразователь (фиг. 1) содержит входную шину 1, согласующий усилитель 2, К усилителей-ограничителей 3, К параллельных 15 аналого-цифровых преобразователей (АЦП) 4, источник 5 напряжения ограничения, источник 6 опорного напряжения смешения, К-1 блоков 7 коррекции ошибок, дешифратор 8, комму- 20 татор 9, регистр 10, выходную шину

11, дешифратор 12, регистр 13 сдвига, регистр 14 сдвига, шину 15 сигнала тактовой частоты, блок 16 задержек. 25

Каждый иэ К-1 блоков 7 (фиг. 2) содержит регистр 17 сдвига, блок 18 вычитания, регистр 19, блок 20 сложения, дешифратор 21, элемент ИЛИ 22, регистр 23 сдвига, элемент KlH 24, 30 элемент НЕ 25, дешифратор 26, регистр

27 сдвига.

Устройство работает следующим образом.

На входную шину 1 и далее на со- 35 гласующий усилитель 2 поступает широкополосный информационный сигнал связи, например телевизионный сигнал.

В согласующем усилителе телевизионный сигнал усиливается, ограничивается по 40 спектру, снова ускпивается и привязывается к определенному уровню (например, по вершинам синхроимпульсов).

Синхроимпульсы частоты строк, необходимые для работы, могут быть пода- 45 ны из вне, а могут быть выделены из телевизионного сигнала в одном из узлов согласующего усилителя 2, с выхода которого телевизионный сигнал поступает на объединенные первые входы

К блоков усилителей-ограничителей 3, в которых осуществляется усиление сигнала, ограничение его с двух сторон и,смещение. Усиление и смещение необходимы для согласования pasMaxa 55 преобразуемого сигнала с динамическим диапазоном каждого параллельного аналого-цифрового преобразователя (АЦП) 4. При этом диапазон изменения преобразуемого сигнала разбивается на К равных участков по числу используемых параллельных АЦП 4. Напряжение ограничения вырабатывается источником 5. С выходов К усилителей-ограничителей 3 после усиления, деления и смещения и ограничения на первые входы соответствующих параллельных

АЦП поступает 1/К части аналогового сигнала по размаху и смещению согласованные с динамически м диапазоном каждого параллельного АЦП 4.

Работой параллельных АЦП 4 управляет сигнал тактовой частоты. Выборка производится (стробируются компараторы) через определенный интервал времени после подачи переднего фронта тактового импульса. Этот интервал времени может отличаться для разных параллельных АЦП 4, что приводит к возникновению динамических погрешностей преобразования. Укаэанные отличия компенсируются блоком 16. Напряжение от источника 6 поступает параллельно на вторые входы параллельных АЦП 4, где используется для формирования диапазонов амплитудного квантования. На выходах каждого параллельного АЦП 4 формируется П-разрядный параллельный двоичный код.

Сопряжение шкал квантования параллельных АЦП 4 осуществляется сдвигом динамических диапазонов усилителей-ограничителей 3.

В устройстве не предъявляется жестких требований к точности сопряжения шкал квантования параллельных АЦП 4.

Прн сопряжении необходимо обеспечить наложение граничных областей соседних шкал квантования на несколько (например, 3-5) шагов квантования.

Величина эоны наложения должна быть достаточно большой, чтобы действие различных дестабилизирующих факторов (например, климатические условия) не приводило к появлению разрывов в реэультирующей квантующей характеристике АЦП, связанных с пропаданием зоны наложения и расхождения шкал квантования. С другой стороны излишнее увеличение эоны наложения приведет к соответствующему уменьшению количества уровней амплитудного квантования в результирующей квантуюшей характеристике АЦП.

Зона наложения используется в устройстве для коррекции ошибок преобразования.

3 14189

С выхода i-го параллельного АЦП

П-разрядные кодовые группы поступают на четвертые входы соответствующего блока 7, на первые входы которого поступает код с выхода (i-1)-го блока

7. В i-м блоке 7 вычисляется и запоминается двоичная кодовая комбинация на выходе (i+1)-ro параллельного АЦП

4, соответствующая положению на его 10 шкале квантования нижней границы шкалы квантования i-го параллельного АЦП

4 (т.е. определяется нижняя граница зоны сопряжения шкал квантования i u (i+1)-го параллельных АЦП 4). Эта 15 операция осуществляется без перерыва обработки информационного сигнала в моменты времени, соответствующие незначительной скорости изменения его значений, например, при попадании не 20 менее двух последовательных отсчетов информационного сигнала в зону сопряжения. Дпя этого используется сигнал, поступающий на второй вход i-ro блока

7 с третьего выхода (i+1)-го блока 7. 25

Логическая "1" соответствует появлению кода верхней границы шкалы квантования (например, при n=8:11111111) (i+1)-го параллельного АЦП 4, логический 0 - отсутствию такового 1 30 кода. Тем самым исключается влияние динамической составляющей погрешности преобразования на точность коррекции °

Указанная выше двоичная кодовая комбинация суммируется затем с каждой кодовой комбинацией, поступающей с выхода i-го параллельного АЦП 4. Результат поступает на первый вход (i-1)-го блока 7 и на соответствующий 40 информационный вход коммутатора 9. На втором выходе i-ro блока 7 формируется сигнал логической "1" в случае появления на выходе соответствующего параллельного АЦП 4 кода верхней грани- 45 цы его шкалы квантования и логического "Ои при отсутствии укаэанного вьппе кода. Сигналы с вторых выходов всех блоков 7 поступают на первые управляющие входы дешифратора 8. 50

С выхода К-го параллельного АЦП

4 П-разрядные кодовые группы поступают через регистр 13 на первый вхоц (К-1)-го блока 7 и на второй управляющий вход коммутатора 9. В (К-1)-M блоке 7 кодовые группы используются для вычисления и запоминания кодовой комбинации на вьмоде К-го параллель03

4 ного АЦП 4, соответствующей положению на его шкале квантования нижней границы шкалы квантования (К-1)-ro параллельного АЦП 4.

С выхода К-ro параллельного АЦП 4

П-разрядные кодовые группы поступают на дешифратор 12, который формирует логическую "1" при появлении кода верхней границы шкалы квантования

К-го параллельного АЦП 4, логический

"0" — при отсутствии такого кода.

С выхода дешифратора 12 сигнал поступает на второй вход (К-1)-ro блока 7, где используется для определения момента попадания значений информационного сигнала в зону сопряжения шкал квантования К-го и (К-1)-ro параллельных АЦП 4. Этот же сигнал через регистр 14 поступает на второй управляющий вход дешифратора 8. Этот сигнал аналогичен по назначению сигналам, поступающим на первые управляющие входы дешифратора 8. Регистры 13 и 14 предназначены для задержки сигнала, например, на один тактовый интервал, аналогичный задержке сигнала в каждом блоке 7, связанной с анализом в блоках 7 двух последовательных во времени отсчетов сигнала.

Дешифратор 8 по существу преобразует К-разрядный входной унитарный код в двоичный код управления коммутатором 9. Унитарный код характеризует положение отсчетов информационного сигнала относительно шкал квантования параллельных АЦП 4. В зависимости от этого коммутатор 9 обеспечивает подключение кодовых комбинаций на вход регистра 10 с выхода блока 7, соот»ветствующего тому параллельному АЦП

4, в диапазоне амплитудного квантования которого попал информационный сигнал.

Разрядность кода на первых информационных входах коммутатора 9 является функцией i, например, при 1=K на соответствующий информационный вход коммутатора 9 поступает П-разрядный код с выхода регистра 13„ а при i=1 на соответствующий вход коммутатора 9 поступает (n+log К)-разрядный код с первого выхода первого блока 7. Все информационные входы коммутатора 9 рассматриваются как (и+1о1,1К)-разрядные. Недостающие старшие разряды дпя (2-К)-информационных входов полагаются равными нугп .

18903

Таким образом, в предлагаемом устройстве повьппается точность преобразования за счет цифровой коррекции ошибок преобразования. Коррекция осуществляется путем введения зон сопряжения шкал квантования отдельных интегральных преобразователей и анализа отсчетов информационного сигнала, попадающих в эти зоны. При этом, с целью исключения влияния динамических погрешностей на результаты коррекпии анализируются лить те отсче— ты, которые соответствуют малым ско50

5 14

Сформированный (и+1о Е)-разрядный код записывается в регистр 10 и поступает на выходную шину 11. Тактирование всех регистров и блоков 7 осуществляется сигналом тактовой частоты, снимаемым с второго блока 16.

Блок 7 работает следующим образом, На его четвертый вход с выхода

i-го параллельного АЦП 4 поступает

П-разрядная кодовая группа.В i-м блоке 7 она поступает на вход дешифратора 21, на выходе которого формируется логическая 1" при, появлении на

его входе кода нижней границы шкалы квантования i-го параллельного АЦП

4 и логический "0" при отсутствии этого кода.

С выхода дешифратора 21 сигнал поступает на первый вход элемента 22, на второй вход которого поступает сигнал переноса с выхода дешифратора

26 (i+1)-го блока 7. Деппфратор 26 формирует . логическую "1" при появлении на его входе кода верхней границы (i+1)-го параллельного АЦП 4.

Таким образом, на выходе элемента

22 логический "0" формируется только при попадании отсчета информационного сигнала в зону сопряжения шкал квантования i-го и (i+1)-го параллельных АЦП 4. Далее этот сигнал поступает на второй вход элемента 24 через регистр 23, а на первый вход — непосредственно.

Регистр 23 осуществляет задержку сигнала, например, на один тактовый интервал.

На выходе элемента 24 логический

"0" формируется только при попадании, например, двух последовательных отсчетов сигнала в зону сопряжения шкал квантования i-ro и (i+1)-ro параллельных АЦП 4 ° После инверсии в элементе

25 сигнал поступает на управляющий вход регистра 19, в который при наличии логической "1" íà его управляющем входе записывается значение кода по шкале (i+1)-го параллельного АЦП 4.

Это значение вычисляется в блоке 18> на первый вход которого поступает код с выхода i-ro параллельного АЦП 4 через третий регистр 17, осуществляющий такую же задержку сигнала, как и регистр 23, Тем самым для вычисления берется второй иэ двух последовательяых во времени отсчетов, попадающих в зону сопряжения, На первый вход блока 18 поступает код с первого

35 выхода (i+1 ) -ro блока 7, соответствующий этому же отсчету, После вычисления значение кода записывается в регистре 19 и сохраняется в нем до появления условий (два последовательных во времени отсчета сигнала — в зоне сопряжения) для следующей коррекции.

В дальнейшем цифровой код, соответствующий отсчету информационного сигнала, попадающему в пределы шкалы квантования (К-1)-го параллельного

АЦП 4, формируется на выходе блока

20 путем добавления к П-разрядному коду с выхода (К-1)-ro параллельного

АЦП 4 постуйающему на первый вход блока 20 через регистр 17, кода, содержащегося в регистре 19. Сформированный на выходе блока 20 код подается через коммутатор 9 на информационный вход регистра 10, а также на первый вход блока 18 (К-2)-ro блока 7, где он используется в соответствующие моменты времени дпя вычисления и записи кода в регистр 19 К-2)-ro блока 7. Далее работа (К-2)-го и остальных блоков 7 происходит аналогично.

Сигнал с выхода дешифратора 26

i-го блока 7 через регистр 27 подается на i-й первый управляющий вход дешифратора 8. Регистр 27 обеспечиваетподачу управляющего сигнала на i-й первый управляющий вход дешифратора

8 и далее на первые управляющие входы коммутатора 9 одновременно с поступлением на i-й первый информационный вход коммутатора 9 соответствующего ему цифрового кода с выхода блока 20 i-го блока 7.

На второй вход регистра 17, первые входы регистров 23 и 27 каждого блока 7 подан сигнал тактовой частоты с второго выхода блока 16.

7 141890 ростям изменения значений информационного сигнала.

Формула изобретения

1. Аналого-цифровой преобразователь, содержащий согласующий усилитель, вход которого является входной шиной, а выход соединен с первыми входами К усилителей-ограничителей, вторые входы которых объединены и соединены с выходом источника напряжения ограничения, а выходы К усилителей-ограничителей соединены соотВет-15 ственно с первыми входами К параллельных аналого-цифровых преобразователей, вторые выходы котсрых объединены и соединены с выходом источника опорного напряжения смещения, а тре- 20 тьи входы соединены с соответствующими первыми выходами блока задержек, вход которого является шиной сигнала тактовой частоты, а второй выход соединен с управляющим входом регист- 25 ра, выход которого является выходной шиной, о т л и ч а ю m и и с я тем, что, с целью повышения точности преобразования, в него введены К-1 блоков коррекции ошибок, два регистра gp сдвига, два дешифратора и коммутатор, выход которого соединен с информационным входом регистра, первые инфор— мационные входы коммутатора соединены с соответствующими первыми выходами блоков коррекции ошибок, второй информационный вход коммутатора объединен с первым входом (К-1)-го блока коррекции ошибок и соединен с выходом первого регистра сдвига, вторые выходы блоков коррекции ошибок соединены с соответствующими первыми управляющими входами первого дешифратора, первый и третий выходы (i+1)-го блока коррекции Ошибок, где 1= 1, 2 q ° . 45

К-2, соединены соответственно с первым и вторым входами i-ro блока коррекции ошибок, второй вход (К-1)-ro блока коррекции ошибок объединен с первым входом второго регистра сдвига и соединен с выходом второго дешифратора, третьи входы блоков коррекции ошибок объединены с вторым входом второго и первым входом первого регистров сдвига и соединены с вторым выходом блока задержек, четвертые входы каждого i-го блока кор3

8. рекции ошибок соединены с соответствующими выходами каждого i-го параллельного аналого-цифрового преобразователя, выходы которого соединены соответственно с вторыми входами первого регистра сдвига и входами второго дешифратора, причем выход второго регистра сдвига соединен с вторым управляющим входом второго дешифратора, выходы которого соединены с соответствующими управляющими входами коммутатора °

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что каждый блок коррекции ошибок выполнен на двух дешифраторах, трех регистрах сдвига, регистре, блоке вычитания, блоке сложения, двух элементах ИЛИ и элементе НЕ, выход которого соединен с управляющим входом регистра, информационные входы которого соединены соответственно с выходами блока вычитания, первые входы которого являются первыми входами блока коррекции ошибок, второй вход блока вычитания объединен с первым входом блока сложения и соединен с выходом первого регистра сдвига, первый вход которого объединен с входами первого и второго дешифраторов и является четвертым входом блока коррекции ошибок, третьим входом которого являются объединенные второй вход первого регистра сдвига и первые входы второго и третьего регистров сдвига, второй вход последнего из которых соединен с выходом первого дешифратора и является третьим выходом блока коррекции ошибок, кроме первого блока коррекции ошибок, выход третьего регистра сдвига является вторым выходом блока коррекции ошибок, второй вход второго регистра сдвига объединен с первым входом первого элемента ИЛИ и соединен с выходом второго элемента ИЛИ, выход второго регистра сдвига соединен с вторым входом первого элемента

ИЛИ, выход которого соединен с входом элемента НЕ, причем первый вход второго элемента ИЛИ соединен с выходом второго дешифратора, второй вход является вторым входом блока коррекции ошибок, первым выходом которого является выход блока сложения, второй вход которого соединен с выходом регистра.

1418903

48 о с

Составитель А.Титов

Редактор H,Ëàçàðåíêo Техред М.Моргентал Корректор С.Черни

Заказ 4167/56

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

С3

Тирах 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 ф

Q еч с