Коррелятор

 

Изобретение относится к цифровой электроизмерительной технике и предназначено для аппаратурного определения в реаиме реального времени корреляционной функции с симметричными разнополярными сдвигами случайных процессов. В известных устройствах умножение обрабатываемь1х величин осуществляется на интервалах времени, разделенных паузами, на протяжении которых производится наклонение кода на выходах накапливающих сумматоров. Наличие указанных пауз существенно снижает быстродействие известных устройств . Цель изобретения - повышением. быстродействия. Коррелятор содержит дельта-модуляторы 1,2, регистры 3, 4 сдвига, накашшвающие сумматоры 5,6, коммутаторы 7,8, 11,12, блоки 9,10 умножения, блоки 13,14 накопителей, блок 15 синхронизации, элемент задер ЖКИ.18, блоки 16,17,19,20 регист ров . Быстродействие повышается за счет устранения паузы в работе блоков умножения, при этом вычисление функции корреляции производится в масштабе реального времени. 2 ил. (Л с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19(SU (1!( (511 4 G 06 F 15 336

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4075380/24-24 (22) 11.05.86 (46) 23.09.88. Бюл. И 35 (71) Специальное конструкторско-тех, нологическое бюро Физико-механического института АН УССР (72) О.М.Савчин, В;А.Погрибной и О.P.Ïðèñòàéêo (53) 681.3 (088.8) ( (56) Авторское свидетельство СССР

Э 275542, кл. G 06 F 15/336, .1969.

Авторское свидетельство СССР

У 1262522, кл. G 06 F 15/336, 1985. (54) КОРРЕЛЯТОР (57) Изобретение относится к цифровой электроизмерительной технике и предназначено для аппаратурного определения в режиме реального времени корреляционной функции с симметричными разнополярными сдвигами случайных

Л процессов. В известных устройствах умножение обрабатываемых величин осуществляется на интервалах времени, разделенных паузами, на протяжении которых производится наклонение кода на выходах накапливающих сумматоров.

Наличие указанных пауз существенно снижает быстродействие известных устройств. Цель изобретения — повышение быстродействия. Коррелятор содержит дельта-модуляторы 1,2, регистры 3, 4 сдвига, накапливающие сумматоры 5,6, коммутаторы 7,8, 11, 12, блоки 9,10 умножения, блоки 13, 14 накопителей, блок 15 синхронизации, элемент задержки 18, блоки 16,17,19,20 регистров ф памяти. Быстродействие повышается за счет устранения паузы в работе блоков умножения, при этом вычислеиие функции корреляции производится в масшта- С бе реального времени. 2 ил. !

1425711

Изобретение относится к цифровой электроизмерительной технике и предназначено для аппаратурного определения в режиме реального времени корреляционной функции с симметричными разнополярными сдвигами случайных процессов.

Цель изобретения — повышение быстродействия.

На фиг.1 изображена структурная схема коррелятора; на фиг.2 — схема ,.блока синхронизации.

Коррелятор содержит первый 1 и . второй 2 дельта-модулятор, первый 3 15 и второй 4 регистры сдвига, первый

5 и второй 6 накапливающие сумматоры, коммутаторы 7 и 8, первый 9 и второй

10 блоки умножения, коммутаторы 11 и

12, первый 13 и второй 14 блоки накопителей, блок 15 синхронизации, ! блоки 16 и 17 регистров памяти, элемент 18, задержки, блоки 19 и 20 регистров памяти. Блок синхронизации содержит генератор 21 тактовых 25 импульсов, первый счетчик 22, второй счетчик 23, счетчик 24 адресов, третий. счетчик 25.

Коррелятор работает следующим образои. 30

Входные сигалы x(t) и y(t) подаются на входы линейных дельта-модуляторов 1 и 2 с равномерным шагом квантования ° На первом и втором выходах дельта-модуляторов формируются соот-

35 ветственно двоичные дельта-кодовые последовательности и m-разрядные двоичные коды с частотой дискретизации

Т .,Îäíîðàýðÿäíûå дельта-кодовые посА ледовательности с первых выходов дельта-модуляторов 1 и 2 поступают на информационные входы одноразрядных сдвиговых регистров 3 и 4, выполняющих функцию цифровой линии задержки.

Под воздействием переднего фронта 45 каждого импульса, поступающего с первого тактового выхода блока 15 синх-ронизации, в регистрах 3 и 4 сдвига происходит сдвиг дельта-кодовой одно-. разрядной двоичной последовательности. Регистры 3 и 4 сдвига состоят из групп регистров сдвига, число которых равно числу сдвигов корреляционной функции одной полярности P.. Длина каждой иэ этих групп регистров равна N.

Дельта-кодовые последовательности с

55 выходов регистров 3 и 4 сдвига поступают на входы накапливающих сумматоров 5 и 6.

Последние состоят из (P + 1) и P coответственно m-разрядных реверсивных счетчиков, иэменяющих свое состояние на + 1 в эависимости от входного сигнала. На выходах блоков 5 и 6, под воздействием импульсов, поступающих с первого тактового выхода блока 15 синхронизации формируются m-разрядные двоичные коды в формате импульсно-кодовой модуляции с периодом дискретизации Т, соответствующие величинам входнйх сигналов. Отсчеты входных сигналов с вторых выходов блоков дельта-модуляторов 1 и 2, в виде m-разрядного кода, поступают на входы первого 16 и второго 17 блоков регистров памяти. Блоки 16 и 17 обеспечивают прореживание и запоминание на время Т указанных оцифрованных отсчетов под воздействием переднего фронта импульсов, поступающих с второго тактового выхода блока синхронизации длительностью Z и с частотой повторения T, В блоках регистров 19 и 20 паияти, под воздействием переднего фронта импульсов, поступающих через элемент

18 задержки с второго выхода блока 15 синхронизации, происходит запоминание

m-разрядных двоичных отсчетов, поступающих с выходов блоков 5 и 6, на время, равное периоду Т. Время задержки сигнала в блоке 18 задержки выбирается не меньше вреиени, необходимого для формирования накапливающими сумматорами 5 и 6 m-разрядные двоичных отсчетов и не более T Выходные сигналы блоков 16,и 17 перемножаются, блоками 9 и 10 на протяжении времени

Т (P + 1) с выходными сигналами блоков 19и 20,поступающимичерез коммутаторы 7 и 8 на входы блоков 9 и 10 умножения.Произведения с выходов блоков 9 и 10 с периодом Т/ (Р + 1) через коммута-. торы 11 и 12 поступают на входы блоков 13 и 14 накопителей. Блоки 7 и 8 имеют по (Р + 1) выходов. Комиутаторы 11 и 12 имеют также по (Р + 1) выходу. В правой части схемы устройства (Р + 1) входы и выходы блоков 7 и 11 не используются, что связано с упрощением схемы управления коммутаторами по управляющим (адресным входам.

Блоки, 13 и 14 осуществляют суммирование и накопление элементарныхпроизведений на протяжении длительности тактовых импульсов, поступающих из блока 15 синхронизации. Тактовый генератор 21 формирует прямоугольные нейной дельта-кодовой последовательности первого и второго дельта-модуляторов соединены соответственно с информационными входами соответствующих регистров сдвига, тактовые входы которых соединены с тактовыми входами первого и второго накапливающих сумматоров, первого и второго дельтамодуляторов и первым выходом блока синхронизации, кодовый выход которого соединен с управляющими входами с первого по четвертый коммутаторов, выходы первого и второго коммутаторов соединены с информационными входами

I соответственно первого и второго блоков накопителей, группы выходов блока синхронизации соединены с соответствующими тактовыми входами накопителей первого и второго блоков, первые входы первого и второго блоков умножения соединены соответственно с выходами третьего и четвертого коммутаторов, выходы первого и второго блоков умновход первого регистра сдвига соединен с первым информационным входом первоющие информационные входы которого соединены с соответствующими выходами первого регистра сдвига, выходы втоТаким образом, левая часть предло.женного устройства реализует функцию корреляции рсго регистра сдвига соединены с соо :ветствующими информационными разрядными входами второго накапливаю"-))) )

k„(m )=k „(-m„)= х,, +ш„для сдви3-1 ов т„ Е (0,1,...,р), а правая — функ- 40 н-()„1

Ляю k„(-m„)=k „(m„)= Qx;+m„ó Лля

w «( сдвигов т„а(-р,...,-1) в масштабе реального времени-и благодаря устране- 45 нию паузы в работе блоков умножения с высоким быстродействием. щего сумматора, выходы разрядов первого и второго блоков накопителей являются соответственно выходами первой и второй групп коррелятора, -отличающийся тем, что, с целью повьппения быстродействия, в него введены элемент задержки, четыре блока регистров памяти, причем выходы разрядов двоичного кода .первого и второго дельта-модуляторов соединены с информационными разрядны3 1425711 4 импульсы с периодом повтоРения Тд(Р + 1). Счетчик 22, обеспечивающий деление частоты, формирует(прямоугольные импульсы с периодом повторения

Т» по передним фронтам которых обеспечивается сдвиг одноразрядного дельта-кода в регистрах сдвига 3 и 4, накопление отсчетов в m-разрядных реверсивных счетчиках накапливающих су- 10 мматоров 5 и 6, преобразование входных сигналов в m-разрядный и одноразрядный двоичные коды в дельта-модуляторах 1 и 2. Счетчик-распределитель

23, обеспечивающий деление частоты, формирует на выходе импульсы прямоу-. гольной формы длительностью Т и часА тотой повторения Т ",необходимыедля управления блокамирегистров 16 и 17 памя" ти,а такжедля управлениячерез элемент 20

18 задержки записью информации в регистры памяти блоков 19 и 20. Счетчик

24 адресов формирует адреса для управления работой коммутаторов 7 и 8, 11 и 12. Счетчик распределитель 25 25 жения соединены соответственно с информирует импульсы, синхронные с им- формационными входами первого и втоI пульсамй адресов, под деиствием ко- рого коммутаторов, информационный торых происходит суммирование содер-. жимых накопителей блоков 13 g 14 и элементаРных пРоизведений, постУпаю- 30 го накапливающего сумматора, последущих с блоков 9 и 10 умножения через коммутаторы 11 и 12.

Формула изобретения

Коррелятор, содержащий два дельта-модулятора, два регистра сдвига, два накапливающих сумматора, четыре коммутатора, два блока умножения, два блока накопителей, блок синхронизации, причем информационные входы первого и второго дельта-модуляторов являются соответственно первым и вторым входами коррелятора, выходы лими входами соответственно первого и второго блоков регистров памяти, выходы первого и второго регистров памяти соединены соответственно с вторым входом второго блока умножения и с вторым входом гервого блока умножения, выходы первого.и, второго накапливающих сумматоров соединены соответственно с информационными входами третьего и четвертого блоков регистров памяти, выходы которых

1425711

Составитель В,Орлов

Редактор Л.Гратилло Техред М.Дидык Корректор С.Черни

Заказ 4773/49 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 соединены с информационными входами соответственно третьего и четвертого коммутаторов, второй выход блока синхронизации соединен с тактовыми входами первого и второго регистров памяти и через элемент задержки соединен с тактовыми входами третьего и четвертого регистров памяти.