Устройство для контроля и диагностики радиоэлектронной аппаратуры

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах автоматического контроля, диагностики и локализации неисправностей в радиоэлектронной аппаратуре. Целью изобретения является повышение достоверности контроля при, локализации.отказов до наименьшего съемного узла. Поставленная цель достигается тем, что устройство со-. держит блок I управления, распределитель 2 тактовых импульсов, блок памяти 3 программ контроля, дешифратор 4 номера контрольной точки, дешифратор 5 признака устройства, дешифратор 6 признака функционального узла, .коммутатор 7 контрольных точек, блок 8 сравнения, контролируемый объект 9, группы 10-12 элементов И, блок 1 3 памяти отказавших устройств, дешифратор 14 кода программ, кодопреобразователь 15, накопитель 16 адресов пораженных узлов, согласующее 17 ;и решающее 18 устройства, дешифра-. тор .19 адреса неисправного функционального узла, блок 20 индикации адреса g неисправности и блок 21 регистрации неисправности, что позволяет разрешить контроль технического состояния радиоэлектронной аппаратуры на заданное число уровней. 3 з.п. ф-лы, 4 ил. (Л с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 С 05 В 23/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4131676/24-24 (22) 25,07.86 (46) 23.10.88. Бюл. У 39 (72) В.И.Кузовлев и С,И.Середенко (53) 621.396(088.8) (56) Авторское свидетельство СССР

1l 1092508, кл. G 06 F 11/00, 1 982.

Авторское свидетельство СССР

Ф 955075, кл. С 06 F 11/26, 1980, 154) УСТРОЙСТВО ДПЯ КОНТРОЛЯ И ДИАГНОСТИКИ РАДИОЭЛЕКТРОННОЙ АППАРАТУРЫ (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах автоматического контроля, диагностики и локализации неиспоавностей в радиоэлектронной аппаратуре, Целью изобретения является повышение достоверности контроля при,локализации, отказов до . наименьmего съемного узла. Поставленная цель достигается тем, что устройство со„„SU„„1432463 А 1 держит блок 1 управления, распределитель 2 тактовых импульсов, блок памяти 3 программ контроля, дешифратор

4 номера контрольной точки, дешифратор 5 признака устройства, дешифратор 6 признака функционального узла,,коммутатор 7 контрольныхточек, блок 8 сравнения, контролируемый объект 9, группы 10-12 элементов И, блок 13 памяти отказавших устройств, дешифратор 14 кода программ, кодопреобразователь 15, накопитель 16 адресов пораженных узлов, согласующее 17 .и решающее 18 устройства, дешифра-. тор 19 адреса неисправного функционального узла, блок 20 индикации адреса неисправности и блок 21 регистрации неисправности, что позволяет разрешить контроль технического состояния радиоэлектронной аппаратуры на заданное число уровней. 3 з.п. ф-лы, 4 ил.! 432463

Изобретение относится к вычислительной технике и может быть использовано н устройствах автоматического контроля, диагностики и локализации неисправностей н радиоэлектронной аппаратуре.

Цель изобретения — повышение достонерности контроля при локализации отказов до наименьшего съемного узла.!0

На фиг, 1 показана функциональная ! схема устройства; на фиг. 2 — схема блока управления; на фиг. 3 — функциональная схема распределителя тактовых импульсов; на фиг. 4 — функциональная схема решающего устройства.

Устройство (фиг. 1) содержит блок

;1 управления, распределитель 2 такто вых импульсон, блок 3 памяти программ контроля> дешифратор 4 номера конт;рольной точки, дешифратор 5 признака устройства, дешифратор 6 признака функционального узла, .коммутатор 7 контрольных точек, блок 8 сравнения, ! контролируемый объект 9, блоки 1 0 — 25 12 элементов И, блок 13 памяти от-! казавших устройств, дешифратор 14 .кода программ, кодопреобразонатель l5, накопитель 16 адресов неисправ ных узлов, согласующий 17 и решающий 18 блоки, дешифратор !9 адреса неисправного функционального узла, блок 20 индикации адреса неисправности, блок 21 регистрации неисправности.

Блок 1 (фиг. 2) состоит из триг- гера 22, счетчика 23 импульсов, регистра 24 адреса, дешифратора 25, элемента ИЛИ 26, первого 27, второго 28, третьего 29, четвертого 30 и пятого 31 элементов И, блока 32 элементов И.

Распределитель 2 тактовых импульсов (фиг. 3) состоит из первого триггера 33 первого 34 и второго 35

45 счетчиков, второго триггера 36, первого 37 и второго 38 делителей частоты, первого 39 и второго 40 дешиф" раторов, мультиплексора 41, элемента HF. 42, второго 43, первого 44 и третьего 45 элементов И.

Решающий блок 18 (фиг. 4) состоит из счетчика 46, первой 47 и второй

48 декад давления тактовых импульсов, дешифратора 49 единиц, дешифратора

50 десятков, дешифратора 51 сотен, демультиплексора 52, регистра 53, дешифратора 54 код» программ, элемента 55 памяти, элемента 56 сравнения, первого 57 и второго 58 элементов И.

Устройство работает следующим образом, Контроль системы начинается с поступления на вход блока управления сигнала "Пуски. По этому сигналу н блоке управления формируются сигналы, управляющие блоком 3 памяти программ контроля и распределителем

2 тактовых импульсов. Сигналы, поступающие из блока 1 управления в блок

3 памяти программ контроля, определяют последовательность отработки программы контроля всей системы, услонно разбитой í" устройство контроля, а сигналы, поступающие из блока 1 управления в распределитель 2 тактовых импульсон, определяют последовательность выхода рабочих импульсов и режим работы устроиства автоматизированного контроля. Б начале отработки программы контроля распределитель таковых импульсов "разрешает" отработку программы на уровне условных устройств и "запрещает" отработку программы на уровне функциональных узлов.

Если после опроса на уровне устройств всех контрольных точек контролируемого объекта 9, связанного с. помощью дешифратора 4 номера контрольных точек с блоком 8 сравнения устройства контроля, не обнаруживается ни одной неисправности, то на выходе блока 8 сравнения формируется сигнал "HopMa" который поступает в блок 1 управления и в зависимости от выбранного режима проверки устройство контроля ожидает ноного запуска либо оператором от очередного сигнала "Пуск" (разовый режим), либо от временной метки (нременный режим), либо непосредстненно после прихода сигнала "HopMa" (циклический режим).

В случае обнаружения неисправностей на уровне устройсTB блок 8 сравнения формирует сигнал "Отказ", Сигнал "Отказ", появляющийся при каждом обнаружении неисправности, через блок 10 элементов И,на вторые входы которого поступает с дешифратора

5 признака устройства код неисправного устройства, записывает н блок !3 памяти отказавших устройств коды всех неисправных устройств.

По окончании проверки системы на уровне устройств коды всех неиспран1432463 ных устройств считываются с помощью тактовых импульсов распределителя 2 из блока 13 памяти отказавших устройств на информационные входы дешиф5 ратора 14 кода программ, .на управляющие входы которого поступает одна из последовательностей тактовых импульсов от распределителя 2. В зависимости от сочетания кодов отказавших уст- 1О ройств контролируемой системы с помощью дешифратора 14 кода программ и кодопреобразователя 15 на вход блока 1 управления поступает тот или иной код, определяющий выбор даль- )5 нейшей программы проверки контролируемой системы на уровне функциональных узлов.

Управляющие сигналы с блока ) управления поступают на распределитель 2р

2 тактовых импульсов, который "запрещает" отработку программы на уровне устройств и "разрешает" отработку программы на уровне функциональных узлов, и в память программ контроля, 25 где выбирается та или иная программа проверки, соответствующая данному управляющему коду.

На данном уровне проверки сигнал

"Отказ" с выхода блока 8 сравнения 39 поступает на первые входы блока 1! элементов И, на вторые входы которого поступают коды неисправных функциональных узлов с дешифратора 6 признака функциональных узлов. С выхода блока l l элементов И коды всех неисправных функциональных узлов записывается в накопитель 16 адресов неис- правных узлов.

По окончании программы проверки на уровне функциональных узлов коды всех пораженных (неисправных) функциональных узлов считываются с помощью тактовых импульсов распределителя 2 из накопителя 16 адресов пора45 женных узлов через согласующий блок

17 в решающий блок 18. Решающий блок анализирует набор неисправностей и по результату анализа выдает решение о неисправности того или иного функционального узла или его группы, явившейся причиной отказа всей системы.

Информация с выхода решающего блока ! 8 поступает на вход блока 1 управления для остановки программы и через дешифратор 19 адреса неисправного функционального узла на блок 20 индикации неисправностей и блок 21 регистрации неисправностей.

Формула изобретения !. Устройство для контроля и диагHocTèêè радиоэлектронной аппаратуры, содержащее блок управления, распределитель тактовых импульсов, блок сравнения, блок памяти программ контроля, дешифратор номера контрольной точки, соединенный группой выходов с группой входов коммутатора контрольных точек, соедиченного двусторонней связью с контролируемым объектом, группа выходов коммутатора соединена с первой группой информационных входов блока сравнения, соединенного второй и третьей группами информационных входов соответственно с группой выходов дешифраторов признака устройства и признака функционального узла, соединенных группами входов с первой группой выходов блока памяти программ контроля, а разрешающие входы дешифраторов соединены с выходом

"Запрет" распределителя тактовых импульсов, блок индикации и блок регистрации неисправностей, о т л и— ч а ю щ е, е с я тем, что, с целью повышения достоверности контроля при локализации отказов до наименьшего съемного узла, в него введены блок памяти отказавших устройств, накопитель адресов неисправных узлов, дешифратор кода программы, кодопреобразователь, согласующий блок, решающий блок, дешифратор адреса неисправного функционального узла, три блока элементов И, первые группы входов первого и второго блоков элементов И соединены с выходом "Отказ" блока сравнения, вторые группы входов первого блока элементов И соединены с группой выходов дешифратора приэнака устройства, вторая группа входов второго блока элементов И соединена с группой выходов дешифратора признака функционального узла, группа выходов первого блока элементов И соединена с первой -руппой входов блока памяти отказавших устройств, группа выходов второго блока элементов И соединена с первой группой входов накопителя адресов неисправных узлов, вторые группы входов блока памяти отказавших устройств и накопителя адресов неисправных узлов соединены с группой выходов дешифратора номера контрольной точки, а их установочные входы соединены

5 4324 с первым упраВляющим ВхОдом решающе го блока и выходом распределителя тактовых импульсов, соединенного вторым выходом с управляющим Входом дешифратора кода программ, подклю5 ченного группой входов к группе выходов блока памяти отказавших устройств, группа выходов дешифратора кода программ соединена с группой входов кодопреобразователя, соединенного группой выходов с первой, группой входов блока управления, подключенного вторым входом к первому выходу решающего блока, соединенного группой выходов с группой входов дешифратора адреса неисправного функционального узла, связанного группой выходов с группой входов блока индикации адреса неисправности и блока регистрации неисправностей, группа информационных входов решающего блока соединена с группой выходов согласующего устройства,,группа выходов накопителя адресов неисправных узлов соединена с группой информационных входов согласующего устройства, соединенного управляющим входом с третьим выходом распределителя тактовых импульсов, подключенного четвертым выходом к второй группе входов блока регистрации неисправностей, соединенного выходом с входом третьего блока элементов И, под- ключенного второй группой входов к группе выходов блока индикации адреса неисправности, а выходом — к синхронизирующим входам накопителя адресов неисправных узлов и согласующего блока, второй управляющий вход ре40 шающего блока соединен с управляющим входом блока памяти и с первым выходом блока управления, связанного вторым и третьим выходами с пер. вым и вторым управляющими входами распределителя тактовых импульсов, 45 а первым входом — с выходом "Норма" блока сравнения, соединенного управляющим входом с пятым выходом распределителя тактовьгх импульсов, вторая группа выходов блока памяти программ контроля соединена с группой входов дешифратора номера контрольной точки, третий вход блока сравнения является входом запуска устройства, а четвертый, пятыйь шестой и седьмой 55 входы блока управления являются установочными входами устройства. б3 6

2. Устройство по и. 1, О т л и ч а ю щ е е с я тем, что блок управления включает триггер, счетчик импульсов, регистр адреса, дешифратор, элемент ИЛИ, блок элементов И и пять элементов И, выходы первого, второго и третьего элементов И соединены с первым, вторым, третьим входами элемента ИЛИ, соединенного выходом с единичным входом триггера, нулевой Вход триггера является вторым входом блока и подключен к четвертому элементу И, связанному выходом с первым входом третьего элемента И и первым входом пятого элемента И, соединенного вторым входом с прямым выходом триггера, подключенного инверсным выходом к управляющему входу регистра и первому входу первого элемента И, выход пятого элемента И соединен с первым входом блока элементов И и счетным входом счетчика, соединенного выходом с информационным входом регистра, связанного с установочными Входами, а группой выходов — с выходами блока элементов

И, с входом дешифратора, выход которого является первым выходом блока, выход четвертого элемента И является вторым выходом блока, выход регистра является третьим выходом блока, группа входов блока элементов И является группой входов блока, первый вход второго элемента И и второй вход третьего элемента И являются первым входом блока, второй вход первого элемента И является третьим входом блока> второй и третий входы второго элемента И являются четвертым и пятым входами блока, третий Вход третьего элемента И является шестым входом блока, а второй вход четвертого элемента И является седьмым Входом блока.

3 р Ус РОистВО пО и ° 1 ь О T л и ч а ю щ е е с я тем, что распределитель тактовых импульсов включает два триггера, два счетчикаь два делителя частоты, два дешифратора, мультиплексор, элемент НЕ и группу элементов И, единичный выход первого триггера соединен с входом элемента

НЕ, первым входом первого элемента И и управляющим входом мультиплексора, соединенного первым информационным входом с Выходом первого делителя частоты, подключенного входом к выходу второго делителя частоты и Вто14324 рому информационному входу мультиплексора, выход первого счетчика соединен с входом первого дешифратора, соединенного выходом с вторым вхо—

5 дом первого элемента И и первым входом второго элемента И, соединенного вторым входом с выходом элемента НЕ, вход первого триггера соединен с входом второго триггера, соединенного выходом со счетным входом второго счетчика, подключенного управляющим входом к входу второго дел теля частоты, к счетному- входу первого счетчика и первому входу третьего элемента И, выход второго счетчика соединен с входом второго дешифратора, соединенного выходом с вторым входом третьего элемента И и установочным входом второго счетчика, входы второго и первого триггеров являются соответственно первым и вторым управляющими входами распределителя, выход первого триггера является выходом "Запрет" рас25 пределителя, выходы мультиплексора, второго, первого и третьего элементов И и первого дешифратора являются соответственно первым, вторым, третьим, четвертым и пятым выходами распределителя.

4. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что решающий блок включает счетчик, две декады деления тактовых импульсов, дешифратор единиц, дешифратор десятков, 35 дешифратор сотен, демультиплексор, регистр, дешифратор кода программ, элемент памяти, элемент сравнения, два элемента И, счетный вход счетчибЗ 8 ка соединен с входом первого элемента И, с управляющим входом эле-, мента памяти и является первым управляющим входом блока, выход счетчика подключен к входу дешифратора единиц и к входу первой декады деления тактовых импульсов, соединенной выходом с входом дешифратора десятков и входом второй декады деления тактовых импульсов, подключенным выходом к входу дешифратора сотен, соединенного выходом с первым информационным входом демультиплексора, соединенного вторым и третьим информационными входами соответственно с выходами дешифраторов десятков и единиц, управляющий вход демультиплексора подключен к выходу первого элемента И и управляющему входу регистра, соединенного информационным входом с выходом демультиплексора, а выходом младшего разряда — с входом второго элемента И, связанного группой входов .с выходом дешифратора кода и информационным входом элемента памяти, а выходом — с первым информационным входом элемента сравнения, ! подключенного вторым информационным входом к первому информационному выходу элемента памяти, а выходом — к синхронизирующему входу элемента памяти, группа входов первого элемента

И является группой информационных входов блока, вход дешифратора кода является вторым управляющим входом блока, второй информационный выход регистра является выходом блока, второй информационный выход элемента памяти является группой выходов блока.

1432463

1432463

Составитель О. Грабовский

Т«ред Л.Сердюкова Корректор Г. Р шетник

Редактор А. Козорнз

Заказ 5438/39

Тираж 8бб Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва„ Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4