Логический анализатор

 

. Изобретение относится к вычислительной технике и предназначено для контроля диагностики неисправностей цифровых устройств. Целью изобретения является расширение области применения и класса решаемых задач за счет обеспечения синхронизации с внешним объектом и организации обучения и самообучения в диалоговом взаимодействии-с исследу

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧ ЕСНИХ

РЕСПУБЛИК (5ц4 G 06 F !1/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ЦЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

3(, Е а ЬД1) (p) е

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

4Р

Кларке еалеека реакции (21) 4094275!24-24 (22) 13.05 ° 86 (46) 23.10.88. Бюл. Р 39 (72) Н. А.Цуркан, С.И.Клименко, В.В.Высоцкий, В,Е.Довгань и Б.ПеБеликов (53) 681.3(088.8) (56) Авторское свидетельство СССР

ii 960825, кл. G 06 F 11/16, 1981.

Авторское свидетельство СССР

Р 1067506, кл. G 06 F 11/16, 1982, ÄÄSUÄÄ 1432527 А 1 (54) ЛОГИЧЕСКИЙ АНАЗШЗАТОР (57) Изобретение относится к вычислительной технике и предназначено для контроля и диагностики неисправностей цифровых устройств. Целью изобретения является расширение области применения и класса решаемых задач за счет обеспечения синхронизации с внешним объектом и организации обучения и самообучения в диалоговом взаимодействии с исследу1432527

Изобретение относится к вычислительной технике и предназначено для контроля и диагностики неисправностей цифровых устройств.

Целью изобретения является расширение области применения и класса решаемых задач за счет обеспечения синхронизации с внешним объектом и организации обучения и самообучения в диалоговом взаимодействии с исследуемым объектом.

На фиг, 1 представлена структурная схема логического анализатора;

:на фиг.2 — функциональная схема блоica управления;. на фиг.3 — блок ввода;, 15 на фиг.4 и 5 — функционые схемы счетчика адреса и формирователя сигнатур; на фиг.б — временные диаграммы работы логического анализатора в характерных точках при различных режимах.

Логический анализатор (фиг.1) содержит блок 1 управления, блок 2 ввода, счетчик 3 адреса, счетчик 4 каналов, регистр 5 исходного кода, дешифратор 6, элемент ИЛИ 7, формирователь 8 сигнатур, первый коммутатор 9 данных, коммутатор 10 синхро- сигналов записи, второй коммутатор 11 данных, и-канальный блок оперативной

ЗО памяти (<ду) 12. 1-12.п, регистр 13 количества реакций, счетчик 14 реакций, формирователь 15 иипульсов, первый блок 16 индикации, магистраль2 ный коммутатор 17, переключатель 18 кода ввода-вывода, мультиплексор 19, блок 20 памяти заданных, условий, блок

21 сравнения, второй блок 22 индикации, группу 23 из и входов-выходов, группу 24 входов условий запуска (реакций), информационный вход f5, выход 26 начальной установки, синхро— вход 27, выходы 28-38 с первого по одиннадцатый, входы 39-43 с первого по пятый блока 1 и группы связей 44-52.

Блок 1 управления (фиг.2) содержит переключатель 53 режимов, элементы И 54-59 с первого по шестой, первый 60 и второй 61 элементы ИЛИ-НЕ с задержкой, первый 62 и второй 63 элементы HIGI элементы И-ИЛИ 64-68 с первого по пятый, IK-триггер 69, D-триггер 70, элемент НЕ 71 с задержкой, генератор 72 тактовых импульсов, переключатель 73 "ВнутренII няя-внешняя синхронизаций, переключатель 74 "Фронт-срез", кнопка 75

"Пуск" и одновибраторы 76-78 с первого по третий.

На фиг.3-5 обозначены переключатель 79 направлений ввода, клавиатура 80, шифратор 81, элемент ИЛИ 82, одновибратор 83, элемент 84 задержки, двоичный счетчик 85 и дешифратор

86, образующие группу 87, четырехразрядные двоичные реверсивные счетчики 88.1-88.К, элемент И 89,,реемым объектом. Логический анализатор содержит блок 1 управления,блрк 2 ввода, счетчик 3 адреса, счетчик 4 каналов, регистр 5 исходного кода, дешифратор 6, элемент ИЛИ 7, формирователь сигнатур 8, первый коммутатор

9 данных, коммутатор 10 синхросигналов записи, второй коммутатор 11 данных, блок 12 оперативной памяти, регистр 13 количества реакций, счетчик

14 реакций, формирователь импульсов

15, первый блок 16 индикации, маги-! стральный коммутатор 17 переключаУ тель 18 кода ввода-вывода, мультиплексор 19, блок 20 памяти заданных

1 условий, блок 21 сравнения, второй блок 22 индикации. Логический анализатор обеспечивает сбор данных и одновременную генерацию стимулирующих воздействий идентичными каналами с внешней и внутренней синхронизацией, организацию запуска и останова по последовательностям кодовых слов, гибкое изменение, в соответствии с проверяемой схемой, соотношения входов/выходов при постоянном значении общего количества каналов, использование сжатой формы представления тестов для обучения, а также возможность самообучения. 1 з.п. ф-лы, 6 ил., 5 табл.

1432527 гистр 90 сдвига, сумматор 91 по модулю два и коммутатор (элемент

И-ИЛИ) 9 2 .

Блок 1 управления предназначен для.5 органиэации функционирования логического анализатора во всех режимах работы.

Блок 2 ввода предназначен для параллельного занесения информации с !О алфавитно-цифровой клавиатуры 80 в счетчик 3 адреса, счетчик 4 каналов, регистр 5 исходного кода, блок 20 памяти заданных условий.

Счетчик 3 адреса предназначен для 15 адресации ОЗУ 12.1-12.п, а счетчик

4 канала — для адресации текущего значения текущего номера канала.

Регистр.5 исходного кода предназначен для хранения исходной инфор- 20 мации, с которой формирователь 8 сигнатур формирует тестовую последовательность, а также для управления посредством элемента ИЛИ 7 вторым коммутатором 11 данных. 25

Дешифратор 6 предназначен для преобразования двоичного кода номера канала в позиционный код управления коммутатором 10 °

Формирователь 8 сигнатур предна- 30 значен для формирования сигнатур в режимах сбора данных и генерации псевдослучайных последовательностей при формировании тестов в режимах обучения и самообучения. 35

Первый коммутатор 9 данных предназначен для подключения разрядов магистрального коммутатора 17 посредством группы связей 50 .или выхода первого разряда формирователя 40 сигнатур к информационным входам ОЗУ

12. 1-12.п.

Коммутатор 10 синхросигналов записи предназначен для подключения выхода 28 синхросигналов записи бло ка 1 к соответствующим разрядам ОЗУ

12. 1-12.п.

Второй коммутатор 11 данных предназначен для подключения к информа50 ционному входу формирователя 8 сигнатур входа 25 или выхода мультиплексора 19.

ОЗУ 12.1-12.п является быстродействующим ОЗУ статического типа и предназначено для хранения и генерации тестовых воздействий, а также для сбора и хранения информации с исследуемых объектов.

Регистр 13 количества реакций предназначен для хранения начального значения количества реакций.

Счетчик 14 реакций является ревер сивным двоичным счетчиком и предназначен для адресации ячеек блока 20 памяти заданных условий, а также для выработки сигнала запуска-останова ("0" на входе 43) .

Формирователь 15, представляющий собой последовательно соединенные элемент задержки и одновибратор, служит для выработки сигнала управления счетчиком 14 и фильтрации

Входных помех.

Первый блок 16 индикации предназначен для визуализации логических состояний ячеек памяти ОЗУ 12.1-12.п.

Иагистральный коммутатор t7 предназначен для коммутации входов-выходов 23 с входами первого коммутатора

9 данных и с выходами ОЗУ 12.1-12.п, а также для разделения и разрядов входов-выходов 23 на группу входов и выходов.

Переключатель 18 кода ввода-вывода служит для выдачи управляющего кода на входы управления магистральным коммутатором !7 и коммутатором 10 синхросигналов записи.

Мультиплексор 19 предназначен для организации потоков информации с выходов ОЗУ 12.1†- 12.п в один поток, который посредством коммутатора 11 поступает .на информационный вход формирователя 8 сигнатур.

Блок 20 памяти заданных условий представляет собой ОЗУ статического типа и служит для хранения кодов ожидаемъ х реакций.

Блок 21 сравнения служит для сравнения кода условий запуска (реакций) на входах 24 с кодом ожидаемых реакций на выходах блока 20 памяти и выработки сигнала равенства.

Второй блок 22 индикации предназначен для обеспечения индикации содержимого счетчиков 3, 4 и 14, регистра 5, формирователя 8 сигнатур и блока 20 памяти.

Логический анализатор работает в режимах "Ввод"; сбора данных с формирователем одиночной (СДОС) и результирующей (СДРС) сигнатур, логического контроля (ЛК), самообучения (СО); обучения по исходному коду (ОИК/ .

1432527

Режимы работы устанавливаются переключателем 53 режимов блока 1 управления.

Режим "Ввод" предназначен для параллельного заиесения информации в счетчики 3 и 4 адреса канала, регистр

5 и блок 20 памяти. Этот режим обе-r спечивается блоком 2 ввода (фиг.3).

Направление ввода -задается пере- 10 ключателем 79 "АдРес"- - "Канал", "Исходный код" — "Заданные условия".

Информация заносится потетрадно, поэтому все приемники информации (счетчики 3 и 4, регистр 5, блок 20 памяти) состоят иэ тетрадных компонентов, имеющих синхровходы парал- 1 лельной записи.

Значение вводимой информации зада- 2

Ф ! ется буквенно-цифровой клавиатурой 20

80 шестнадцатиричного кода. Шифратор

81 переводит код клавиатуры в четырехразрядный двоичный код, который по связям 45 подводится ко всем тетрадам счетчиков 3 и 4, регистра 5 и блока 20 памяти.

Переключатель 79 в режиме "Ввод" деблокирует одну иэ групп 87.1-87.4, включающую счетчик 85 тетрад и дешифратор 86 сигналов разрешения па", 30 раллельно занесения данных.

В исходном состоянии все разряды связей 45.принимают значение "0", поэтому на выходе элемента ИЛИ 82 также "0".

При нажатии одной из клавиш клави-атуры 80 на выходе элемента ИЛИ 82 появляется "1", запускающая одновибратор 83. По фронту сигнала на вьмоде однонибратора 83 счетчик 85 из 40 деблокируемой группы 87 ° 1-87 ° 4 переводится в.следующее состояние.

Одновременно с импульсом на выхоt де элемента 84 задержки на соответствующем выходе дешифратора 86, определяемом состоянием счетчика 85, появляется отрицательный импульс, разрешающий занесение данных по связям 45 в соответствующую тетраду одного иэ приемников.

Таблица 1

Положение Номера выходов переключапереклю- теля 18 чателя 18

1 2 ... и-1 и

1 1

1 1, 0 1

0 0 и-1

В режиме СДОС и СДРС сигнал на вы" ходе элемента И 57 и выходе 32 блока

1 управления принимает значение "0" и поступает на. выходы управления ком- >5 мутаторов 9-11, а также формирователя 8 сигнатур, Этот сигнал деблокирует верхнюю и блокирует нижнюю группы, связанные по функции "И".

При этом разряды связей 50 подключены к информационным входам ОЗУ

12 ° 1-12.п, выход 28 синхросигналов подключается к входам синхросигналов записи разрядов ОЗУ 12. 1,12.п, определяемых кодом переключателя 18, приведенным в табл.1 °

Кроме того, сигнал "0" на выходе

32 деблокирует второй коммутатор 11 данных и с помощью элемента И-ИЛИ

92 подключает двенадцатый разряд регистра 90 к входу сумматора 9 1 по модулю два (фиг.5).

Таким образом,;формирователь 8 сигнатур в режимах СДОС и СДРС представляет собой регистр 90 сдвига с обратными связями седьмого, девятого, двенадцатого и шестнадцатого разрядов через сумматор 91 по модулю два, формирующий из длинных последовательностей сигналов на выходе коммутатора 11 шестнадцатиразрядный двоичный код (сигнатура).

Управляющим кодом переключателя

18 (табл.1) и каналов логического анализатора подразделяются на две группы; п — группа каналов вывода данных (генерации тестовых воздействий): и — группа каналов ввода данных (сбора реакций), причем n = п + пре

Такое разделение осуществляется, с помощью магистрального коммутатора 17, управляющегося кодом переключателя 18.

7 14

Сигнал "1 i-разряда переключателя 18 переводит тристабильный элемент i-разряда магистрального коммутатора 17 в третье высокоимпедансное состояние, при этом i-разряд вывода 23 становится входом и подключается к i-разряду группы связей

50 ° Однонременно "1" i-разряда переключателя 18 разрешает подключение выхода 28 к входу синхросигналов записи i-разряда ОЗУ 12.

Таким образом,i-канал при "1" на выходе i-разряда гереключателя 18 является каналом для ввода данных (npi).

Оченидно, что "0" на выходе разряда переключателя 18 подключает

i-разряд вывода 23 к разряду группы связей 51, блокирует подачу синхро,сигнала записи к i-разряду ОЗУ 12, и

i-канал становится каналом вывода дан. данных (nTi).

Из табл ° 1 видно, что в положении

"1" переключателя 18 все и каналов являются каналами ввода., а в положении п — каналами вывода данных.

Такое техническое решение позволяет гибко изменять конфигурацию логического анализатора в зависимости от соотношения входов-выходов конкретно диагностируемого объекта.

Для уменьшения количества положений переключателя 18 с целью упрощения схемы можно реализовать групповое переключение направления каналов.

В режимах СДОС и СДРС существуют два варианта синхронизации логического анализатора с исследуемым объектом: внутренняя и внешняя- синхронизация.

При внутренней синхронизации пе-реключатель 72 (фиг.2) устанавливается в нижнее положение, чем обеспечивается при помощи элемента И-ИЛИ 65 подключение выхода генератора 72 тактовых импульсов к входу одновибратора 76. По фронту входных тактовых импульсов одновибратор 76 генерирует импульсы стабильной длительности, частота которых равна частоте входных импульсов (фиг.ба).

При нажатии кнопки 75 "Пуск" синхронные одновибраторы 77 и 78 генерируют по одному импульсу.

Импульс, генерируемый одновибратором 77, служит для начальной установки триггера 70, формирователя

8, счетчика 14 и элементов памяти

32527 исследуемого объекта посредством выхода 26.

Второй импульс, запаздывающий и» .5 один период тактовых импульсов по nтношению к первому, генерируемый одновибратором 78, посредством элемента

И-ИЛИ 66 поступает íà S-вход триггера

?0 и устанавливает его в "1". Эле1О мент И 59 деблокируется, и тактовые импульсы с выхода одновибратора 76 поступают на выход 28 синхросигналов записи и посредством инвертора 11 с задержкой д t — на синхронход формирователя 8 сигнатур посредством выхода 37.

В режимах СДОС и СДРС "0" на выходе элемента И 57 удерживает триггер

69 в состоянии "0", блокирует элемент И 56 и посредством элемента

И 54 деблокирует элемент И 55, бла: годаря чему тактовые импульсы с задержкой ht посредством ныхода 29 поступают на инкрементный счетный

25 вход счетчика 3 адреса.

Запись информации осуществляется потенциалом "1" на выходе 28 (фиг .6а) и входах синхросигналов записи соответствующих раэрядон ОЗУ 12.1-12.п.

После установки на выходе 28 значения "0" спустя промежуток времени фронт импульса на выходе 37 формирователя 8 сигнатур принимает очередной информационный бит, на выходе

29 к содержимому счетчика 3 приближается +1 и он адресует очередную ячейку ОЗУ 12.1-12.п, в которую спустя промежуток времени 5t — дС потенциалом "1" на выходе 28 раэрешает40 ся запись нового информационного слова.

Для временного согласования работы необходимо соблюдение условия дс с дс сдс,, где gt — длительность импульса одновибратора 76.

Емкость счетчика равна глубине ш

5О памяти ОЗУ 12.1 — 12.п.

В конце адресации последней ячей-. ки ОЗУ счетчик 3 вырабатывает отри цательный импульс переноса, который посредством входа 39 блока 1 поступает на первый вход элемента И-ИЛИ

64. В режиме СДОС с помощью второго сверху (по схеме) входа разрешается прохождение импульса переноса на (синхровход триггера 70. По фронту

1432527

25

ЗО

50 этого импульса триггер устанавливается в "0" и с помощью элемента И

59 блокирует передачу тактовых импульсов с одновибратора 76.

Кроме того, импульс переноса на входе 39 блока 1 посредством элементов ИЛИ 62 и 63 и выхода 33 поступает на счетный вход счетчика 4 каналов, прибавляя к его содержимому "1".

Таким образом, каждым нажатием кнопки "Пуск" и установкой в "1" триггер 70 определяется начало измерительного периода, который заканчивается после прохождения серии из m импульсов, по приходу импульса переполнения,, сбрасывающего в "0" триггер 70 и прибавляющего "1" к счетчику 4 каналов, Мультиплексор 19, адресуемый счетчиком каналов, подключает посредством связей 51 выходы соответствующих разрядов ОЗУ 12.1-12.п к второму информационному входу коммутатора 11 данных.

При этом, если содержимое регистра 5 равно нулю, что определяет лог,. "0" на выходе элемента ИЛИ 7, коммутатор 11 данных подключает свой второй вход к входу формирователя 8 сигнатур, который из m-разрядного по

° тока/информации за каждый измерительный период формирует сигнатуру, относящуюся к содержимому соответствующего разряда ОЗУ 12.

В дальнейшем, значение регистра 5 нулевое и посредством элемента ИЛИ 7 коммутатор 11 переключает свой выход к входу 25. В этом случае появляется возможность снятия сигнатур с произвольно выбираемых контрольных точек исследуемого объекта, подключаемых к выходу 25.

Содержимое счетчика 4 каналов и регистра 5, индицируемое при помощи блока 22, характеризует порядковый номер измерительного периода.

Режим СДРС устанавливается после предварительного обнуления в режиме

"Ввод" счетчика 4 и регистра 5. В этом режиме к синхровходу триггера

70 посредством входа 42 и элемента

И-ИЛИ 65 по,выключается выход счетчика

4 каналов, чем обеспечивается удлинение измерительного периода до значения nm. При этом информация на входе формирователя 8 сигнатур представляет собой развернутую последовательность всех разрядов ОЗУ 12.1-12.п и формирователь 8 сигнатур формирует результирующую сигнатуру всего ОЗУ, При внешней синхронизации переключатель 73 устанавливается в верхнее (по схеме) положение, деблокируя синхровход 27, на который поступают тактовые импульсы с исследуемого оба" екта. В этом случае на выходе элемента И 58 в режимах СДОС-СДРС появляется "1", деблокируя нижнюю группу связанных И-функцией входов элемента

И-ИЛИ 66. Возможность запуска триггера 70 осуществима подачей сигнала

"0" на вход 43. Этот сигнал запуска вырабатывается совместным взаимодействием блока 21 сравнения, блока 20 памяти, формирователя 15 и счетчика .

14 реакций.

Предварительно в режиме "Ввод" в блок 20 памяти заносятся коды заданных условий запуска, которые определяются алгоритмом работы исследуемого объекта. Процесс ввода заданных условий запуска поясняется левой частью диаграммы (фиг.бв).

Перед вводом содержимое счетчика

14 реакций может иметь любое, в пределах его емкости, значение N>. Haжатием кнопки 75 "Пуск" сигналом . начальной установки счетчик 14 обнуляется. Нажатием клавиш клавиатуры

80 в ячейку блока 20 памяти, адресуемую счетчиком 14 реакций,заносятся задаваемые значения кода условий запуска.

После занесения в последнюю i-тет- раду каждой ячейки блока 20 памяти (стробируется синхросигналом разрешения записи на линии 44. i) очередным нажатием одной из клавин клавиатуры 80 стимулируется импульс на линии 44.i+1. По фронту этого импульса инкрементируется счетчик 14 и адресует очередную ячейку блока 20 памяти. Содержимое счетчика 14 дублиру-. ется регистром 13 количества реакций. При этом для обеспечения надежности перезаписи данных синхросигнал по линии 44.i+1 поступает на синхровход с задержкой регистра 13 (регистр

13 используется в режиме СО). Таким образом, в блок 20 памяти заносится последовательность кодовых слов, характеризующих алгоритм работы исследуемого объекта и используемых для запуска процесса сбора данных логического анализатора при внешней синхронизации.!

432527

Условия запуска, представляющне кодовые слова, параллельно поступают на входы 24 и сравниваются блоком 21 сравнения с заданными значениями на выходах блока 20 памяти. При совпадении входного кодового слова с заданным блок 21 сравнения вырабатывает сигнал сравнения, который посредством формирователя 15 поступает на декрементный счетный вход счетчика

14, вычитая иэ его содержимого,"1".

Адресуется очередная ячейка блока

20 памяти и задается новый код условий запуска.

По приходу последнего кодового слова на выходы 24 счетчик 14,когда его содержимое равно "0", вырабатыва ет отрицательный импульс переноса, который посредством входа 43 и элемента ИЛИ 66 поступает íà S-вход триггера 70 и устанавливает его в

"1", запуская процесс сбора данных.

Таким образом, если в блок 20 памяти занесено одно кодовое слово заданных условий запуска при нулевом значении счетчика 14, то запуск процесса сбора данных осуществляется при первом совпадении условий за пуска на входах 24 с заданными.

При занесении в блок 20 памяти нескольких кодовых слов заданных условий запуска процесс сбора данных осуществляется по последовательностям кодовых слов, поступающих на входы 24.

В режимах ОИК и СО на выходе элемента И 57 появляется сигнал "1", который деблокирует триггер 69, элементы И 54 и 56, элемент И=ИЛИ 68 и посредством выхода 32 поступает на коммутаторы 9-11, а также на управляющий вход формирователя 8 сигнатур.

При этом коммутатор 9.подключает информационные входы всех и разрядов

ОЗУ 12.1-12.п к выходу первого разряда формирователя 8 сигнатур, коммутатор 10 переключается на управление от дешифратора 6, коммутатор 11 блокируется и на его выходе устанавливается "О", в формирователе 8 сигнатур (фиг.5) при помощи коммутатора (элемента И-ИЛИ) 92 обратная связь с двенадцатого разряда выхода регистра 90 переключается на десятый.

В обратных связях формирователя

8 сигнатур участвуют выходы седьмого, девятого, десятого и шестнадцатого разрядов. При таком распределении обратных связейи сигнале "0" на информационном входе формирователь 8 становится генератором псевдослучайной последовательности с максимальным периодом Nм „, причем

1" мс к

10 где r — разрядность регистра 90.

Для того, чтобы формирователь 3 формировал последовательность, в него необходимо предварительно занести ненулевое значение исходного кода, 1В которое определяет начальную фазу генерируемой периодической последовательности. Для этого в режиме "Ввод" в регистр 90 заносится исходный код, который при нажатии кнопки 75 "Пуск "

20 в режимах ИОК и СО с помощью импульса на выходе 35 переписывается в формирователь 8. Каждое значение исходного кода осуществляет фазовый сдвиг последовательности двоичных

25 сигналов, снимаемых с любого из выходов регистра 90. В логическом анализаторе (фиг.1) последовательность сигналов снимается с выхода первого (младшего) разряда регистра 90 и поЗ0 ступает параллельно на информационные входы всех разрядов ОЗУ 12. Дешифратор 6, управляемый счетчиком 4 каналов, обеспечивает поочередное подключение синхросигнала записи, поступающего с выхода 28, к разрядам

ОЗУ 12, чем обеспечивается последовательное занесение и распределение длинной последовательности в ячейках ОЗУ. Таким образом, в ОЗУ 12 фор

40 мируются п-разрядные тестовые наборы сигналов глубиной m. Один период псевдослучайной последовательности максимальной длины распределяется

N в - - разрядах ОЗУ 12. Исходя иэ

45 m условия макс — n m (n — количест во разрядов ОЗУ), рассмотрим два способа формирования тестовых наборов из двух псевдослучайных последовательностей, сдвинутых между собой на один шаг (2) где 1 = 0 или i = 1.

Способ I. Информация в каждый разряд ОЗУ заносится в одном направс адресом m-1. Остальные наборы этих таблиц,. сдвинутые параллельно на один шаг, повторяются. и

Разряды ОЗУ 1

Адрес "О"

Адрес "1" (е -ю1 ™м м+ . От+1

i(„, (ш+1) Адрес "а-2"

Адрес "m-1"

2м-2

ЭЮ 2 (m-1) и

Зм-1

Таблица 3

Разряды ОЗУ 1

° ° °

Адрес 1 Pll i

Адрес "1"

2 )и+1

2 в+2 (н < (m+2) 1а 42

2 п-1 (m-1) и

Адрес "в-2"

5th-I

4в

Адрес "m-1" нечетные — в обратном направлении, начиная с адреса m-1.

При данном способе последовательности (1) и (2) распределяются в соответствии с табл.4 и 5.

Способ lI. Информация в смежные разряды памяти заносится во встречных направлениях, например, в четные разряды ОЭУ информация заносит ся, начиная с нулевого адреса, а в

13 1432527 14 ленин с фиксированного значения адреса (например, с нулевого).

Последовательности (1) и (2) распределяется соответственно табл.2 и

3, где стрелками указаны направления Следовательно, каждая из 65 535 занесения информации в разряды ОЗУ. сдвинутых последовательностей харакСравнивая содержимое табл.2, видим, териэуется своей таблицей тестовых ,что они отличаются только одним тес- наборов, отличающейся от остальных товым набором, размещенным в ячейке 1р только одним набором.

Т а б л и ц а 2

1432527

Та блица 4

Разряды ОЗУ 1 четв (ю- ) (в+1) Адрес "0" i

Адрес "1"

Адрес "щ-2" т

Адрес "m-1"

Таблица 5

Разряды ОЗУ 1 пчетн (m+1) - \

i1 (m+2) Адрес "0"

2m+ <

2m

Адрес "1"

1 +л

-1 ь

Адрес m 2 1

Адрес "m-1" i

В табл,4 и 5 нет одинаковых тестовых наборов. Следовательно, при втором способе распределения каждой из 65535 сдвинутых последовательностей соответствует такое же количество таблиц, у которых отсутствуют повторяющиеся тестовые наборы, общее количество которых равно пш

В данном логическом анализаторе распределение псевдослучайной информации осуществляется по наиболее эффективному способу EI. Для этого счетчик 3 адреса является реверсивным, чем обеспечивается распределение информации в соседних разрядах

ОЗУ по встречным направлениям.

Управление направлением счета осуществляется сигналом, снимаемым с первого (младшего) разряда счетчика

4 каналов, поступающим на вход 41 блока 1 управления. Сигнал "0" на

46 входе 41 означает четность канала, а "1" — нечетность. Сигнал "0" посредством элемента И 54 деблокирует элемент И 55 и блокирует элемент И

56. Импульсы с выхода элемента И 59 поступают посредством элемента ИЛИ-НЕ

60 с задержкой gt и выхода 29 на инкрементный счетный вход счетчика

3 адреса.

Сигнал "1" на входе 41 блокирует элемент И 55 и деблокирует элемент

И 56, Импульсы с выхода элемента И 59 поступают посредством элементов И 56 и ИЛИ-НЕ 61 с задержкой аг. и выхода

30 на декрементный счетный вход счет"

1432527 чика 3 адреса, чем обеспечиваются обратный счет и адресации ОЗУ н направлении уменьшения адреса.

Временная диаграмма работы в режиме ОИК (фиг.бв), указывает, что переход с четного канала на нечетный осуществляется при значении адреса "ш-1", а обратный переход - при значении адреса "О". При значениях

: m-1" и "0", адресов два соседних .синхросигнала записи должны посту пить поочередно в предыдущий и по, следующий разряды ОЗУ 12 с сохранением постоянства адреса, что обеспе чивается блокировкой подачи тактового импульса в промежутке одного периода, при помощи IK-триггера 69.

Триггер 69 сигналом "О" переноса на входах 39 или 40 ("1" на выходе элемента ИЛИ 63 и IK-входах) переводится в режим счетного Т-триггера и по

Ъ срезу импульса на синхровходе уста навливается в "1", блокируя элемен ты ИЛИ-НЕ 60 и 61 и подачу тактового импульса на инкрементный (декрементный) счетный вход счетчика 3 адреса.

В момент перехода триггера 69 в

:"1" на счетный вход счетчика 4 ка,налов поступает положительный переход сигнала, прибавляющий к его содержимому "1", чем разрешается за пись информации в следующий разряд

ОЗУ 12. Очередным синхроимпульсом триггер 69 устанавливается в "0", деблокируя элементы ИЛИ-НЕ 60 и 61 и подачу тактовых импульсов на счетные входы счетчика 3 адреса, который по приходу очередного синхроимпульса принимает состояние "1" (или "m-2") и снимает сигнал переноса с входа

39 (40) и счетный режим с триггера

69 ("0" на входах I и К). В конце цикла формирования- тестового набора. при значении и-1 счетчика 4 каналов импульс переноса, поступающий посредством входа 42 и элемента И-ИЛИ 64 на синхровход триггера 70, устанавливает последний в "О" и останавливает процесс.

В режиме СО формирование тестовых наборов осуществляется одновременно с подачей посредством выходов 23 тестовых стимулов и снятием с контрольных точек реакций, поступающих на группу входов 24. Последовательность кодовых слов реакций на входах 24 селектируется блоком 21 путем срав10 последовательности не приводит к об15 нулению счетчика 14 реакций и выра20

55 пения с заданными условиями, хранящимися в блоке 20 памяти. При каждом соблюдении условия равенства из счетчика 14 реакций вычитается "1", и после последнего совпадения счетчик 14 вырабатывает импульс переноса, который посредством входа 43 и элемента И-ИЛИ 64 поступает на синхровход триггера 70, переводит его в "О" и останавливает процесс самообучения. В этом случае, если полное распределение псевдослучайной ботки имимпульса переноса,то в конце цикла импульс переноса вырабатывается счетчиком 4 каналов, который поступает посредством входа 42, элемента И-ИЛИ 67 и выхода 38 на вход стробирования параллельной записи счетчика 14, и восстанавливается его содержимое путем перезаписи данных

Np с регистра 13 количества реакций (фиг,бв, справа).

Такой цикл является незавершенным, начинается новый цикл при значении исходного кода на "1" большим, получившимся при поступЛении импульса переноса на счетный вход регистра

5 в конце предыдущего цикла. Такой процесс продолжается до тех пор, пока на входы 24 внутри текущего цикла не поступят последовательности всех

N параллельных кодовых слов в соP ответствии с их размещением в блоке

20 памяти.

После завершения цикла поиска и формирования теста в режиме СО в диалоге с исследуемой цифровой схемой по блоку 22 индикации фиксируются значения N „peIHcTp 5 H n; счетчика 4.

Эти значения являются данными для сжатого представления теста и могут быть в дальнейшем использованы для восстановления нужной тестовой информации в режиме ОИК без эталонного объекта. Для этого необходимо выполнить следующие операции: в режиме "Ввод" в счетчик 4 занести нулевое значение, а в регистр 5 — Nä„. В режиме ОИК нажатием кнопки 75 "Пуск" запустить процесс обучения, после завершения первого цикла обучения в режиме

"Ввод" занести в счетчик 4 значение п +1, а в регистр 5 — N „-1, в режиме ОИК нажатием кнопки 75 запустить процесс второго цикла обучения.

1432527

Полученная тестовая информация может быть использована для диагностирования неисправного цифрового объекта в режимах СДРС и СДОС по методу сигнатурного анализа.

Для логической визуализации информации ОЗУ 12 используется режим

ЛК. Перед использованием данного режима в счетчик 3 адреса (в режиме

"Ввод" ) вводится начальное значение адреса идентифицируемой области, а переключатель 18 устанавливается в положение, блокирующее запись данных во все разряды ОЗУ 12. Установка переключателя 53 в положение ЛК вызывает появление сигнала "О" на выходе

31, который посредством элемента И 89 (фиг.4) блокирует подвод импульсов к инкрементным входам счетчиков 88.2 - 20

88.k. После нажатия кнопки 75 "Пуск" и установки в "1" триггера 70, на инкрементный счетный вход счетчика 88.1 поступают импульсы, обусловливающие его циклический счет при постоянном, 25 значении состояний выходов счетчиков 88.2-88.k, характеризующих начальный адрес идентифицируемой области данных, включающей шестнадцать ячеек ОЗУ 12. Содержимое ОЗУ 12 ин дицируется при помощи блока 1б ин" дикации, который управляется адресными сигналами, поступающими с четырех младших разрядов счетчика 3.

Таким образом, обеспечение сбора данных и одновременной генерации сти35 мулирующих воздействий идентичными каналами с внутренней и внешней синхронизацией, органиэация запуска-останова по последовательностям кодо40 вых слов, гибкое изменение в соответствии с проверяемой схемой соотношения входов-выходов при постоянном значении общего количества каналов, использование сжатой формы пред45 . ставления тестов для обучения, а также возможность самообучения позволяют расширить область применения и класс решаемых задач предлагаемого логического анализатора по срав50 нению с известным.

Органиэация самообучения в диалоговом взаимодействии с эталонной цифровой схемой позволяет снизить трудоемкость работ, направленных на полученче исходной тестовой информации .

Ф о р м у,л а и з о б р е т е н и я

1. Логический анализатор, содержащий блок управления, счетчик адреса, счетчик каналов, мультиплексор, первый коммутатор данных, формирователь сигнатур, магистральный коммутатор и блок сравнения, причем выход инкрементирования блока управления соединен с соответствующим входом счетчика адреса, первый выход блока управления соединен со счетным входом счетчика каналов, группа информационных выходов которого соединена с группой адресных входов мультиплексора, выход которого соединен с первым информационным входом первого коммутатора данных, второй информационный вход которого является информационным входом анализатора, выход первого коммутатора данных соединен с информационным входом формирователя сигнатур, синхровход и вход установки нуля которого соединены соответственно с вторым и третьим выходами блока управления, информационные входы-выходы магистрального коммутатора являются информационными входами-выходами анализатора, отличающийся тем, что, с целью расширения области при-. мечения и класса решаемых задач за счет обеспечения синхронизации с внешним объектом и организации обу- . чения и самообучения в диалогоВом взаимодействии с исследуемым обьек-! том, анализатор содержит блок оперативной памяти, бло ввода, счетчик исходного кода, дешифратор, элемент

ИЛИ, второй коммутатор данных, коммутатор синхросигналов записи, регистр количества реакций, счетчик реакций, формирователь импульсов, блок памяти заданных условий, переключатель кода ввода-вывода и два блока индикации, причем группа входов параллельного занесения данных формирователя сигнатур соединена с группой выходов счетчика исходного кода, с входами элемента ИЛИ и с первой группой входов первого блока индикации, четвертый выход блока управления соединен с входом реконфигурации формирователя сигнатур, управляющими входами первого и второго коммутаторов данных и коммутатора синхросигналов записи, пятый выход блока управления соединен с входом стробирования формирователя сигнатур, группа информационных выходов которого соединена с второй группой входов первого блока индикации, младший раэрядый выход фор.

1432527

22 мирователя сигнатур соединен с дополнительным информационным входом второго коммутатора данных, группа информационных входов которого соединена с группой выходов магистрального коммутатора, а группа выходов второго коммутатора — с группой информационных входов блока оперативной памяти, группа адресных входов которого соединена с группой информационных вь ходов счетчика адреса, первой группой входов второго блока индикации и третьей группой входов первого блока индикации, группа выходов блока оперативной памяти соединена с второй группой входов второго блока индикации и группами информационных входов магистрального коммутатора и мультиплексора, группа синхровходов блока оперативной памяти соединена с группой выходов коммутатора синхросигналов записи, группа управляющих входов которого соединена с группой выходов дешифратора, группа входов которого соединена с четвертой группой входов первого блока индикации и с группой информационных выходов счетчика каналов, младший разрядный выход которого соединен с входом задания направления счета блока управления, синхровход записи данных коммутатора синхросигналов записи соединен с шестым выходом блока управлеНия, группа выходов переключателя кода ввода-вывода соединена с группой управляющих входов магистрального коммутатора и группой входов блокировки синхронизации коммутатора синхросигналов записи, первая, вто,рая и третья группы выходов блока

I ввода соединены с группами разрешаю щих входов соответственно счетчика адреса, счетчика каналов и счетчика исходного кода, вход декрементирования счетчика адреса соединен с седьмым выходбм блока управления,, четвертая группа выходов блока ввода соединена с группами входов параллельного занесения информации счетчика адреса, счетчика каналов, счетчика исходного кода и блока памяти заданных условий, пятая группа выходов блока ввода соединена с группой входов записи блока памяти заданных условий, разрешающий вход блока ввода соединен с восьмым выходом блока управления, выход переполнения сче гчиха каналов соединен со счетным ший разрядный выход пятой группы

З0 выходов блока ввода соединен с входом стробирования записи регистра количества реакций и с входом инкрементирования счетчика реакций, группа выходов блока памяти заданных ус35 ловий соединена с шестой группой входов первого блока индикации и с первой группой входов блока сравнения, выход которого соединен с входом формирователя импульсов, выход которого подключен к входу декрементирования счетчика реакций, вторая группа входов блока сравнения образует группу входов условий запуска анализатора выход элемента ИЛИ соединен с управляющим входом первого коммутатора данных, синхровход блока управления является синхровходом анализатора.

2. Анализатор по п.1, о т л и—

50 ч а ю шийся тем, что блок управления содержит переключатель режимов, два элемента ИЛИ, шесть элементов И, два элемента ИЛИ-НЕ, пять элементов

И-ИЛИ, TK-триггер, D-тригrер, элемент НЕ, генератор тактовых импуль55 сов, два переключателя, кнопку

"Пуск".и три одновибратора, причем. подвижный контакт переключателя режимов соединен с шиной логического

25 входом счетчика исходного кода и с входом стробирования блока управления, вход блокировки переноса счетчика адреса соединен с одиннадцатым выходом блокировки переноса блока управления, выходы положительного и отрицательного переносов счетчика адреса соединены с соответствующими входами блока управления, третий выход блока управления соединен с выходом начальной установки анализатора и с входом установки нуля счетчика реакций, выход переноса которого соединен с управляющим входом выполнения условий запуска блока управления, девятый выход которого соединен с входом стробирования параллельной записи счетчика реакций, группа информационных входов которого соединена с группой выходов регистра количества реакций, группа информационных выходов счетчика реакций соединена с группами информационных входов регистра количества реакций и блока памяти заданных.условий, а также с пятой группой входов первого блока индикации, стар24

1432527

23.5

30

Я

55 нуля, первый контакт переключателя режимов соединен с первым входом первого элемента И, первым входом третьего элемента И, первым входом сброса JK-триггера и образует выход блока, второй контакт переключателя режимов соединен с первым входом сброса D-триггера, вторым и третьим входами четвертого элемента И-ИЛИ и, образует восьмой выход блока, третий контакт переключателя режимов соединен с первым входом четвертого элемента И и вторым входом первого элемента И-HJIH, четвертый контакт переключателя режимов соединен с вторым входом четвертого элемента И и с третьим входом первого элемента И-ИЛИ, пятый и шестой контакты переключателя режимов соединены соответственно с шестыми седьмым входами первогоэлемента И-ИЛИ, первый вход которого соединен с вторым входом второго эле" мента ИЛИ и образует вход положительного переноса блока, четвертый и пятый входы первого элемента И-ИЛИ объединены, подключены к третьему входу сброса JK-триггера, к первым входам четвертого и пятого элементов

И-ИЛИ и образуют вход стробирования блока, восьмой вход первого элемента

И-ИЛИ соединен с четвертым входом третьего элемента И-ИЛИ и образует вход условий запуска блока, выход первого элемента И-ИЛИ соединен с синхровходом D-триггера, второй вход первого элемента И является управляющим входом направления счета блока, третий вход первого элемента И соединен с выходом четвертого элемента И, первым входом пятого элемента И,вторым входом третьего элемента И, вторым входом сброса JK-триггера, вторым и третьим входами пятого элемента И-ИЛИ и образует четвертый выход . блока, выход первого элемента И со единен с первым входом второго элемента И и третьим входом третьего элемента И, второй вход второго элемента И соединен с четвертым входом третьего элемента И, синхровходом

JK-триггера, выходом шестого элемента И, входом элемента НЕ и образует шестой выход блока, выход второго элемента И соединен с первым входом первого элемента ИЛИ-НЕ, второй вход которого соединен с выходом JK-триггера и с первыми входами первого элемента ИЛИ и второго элемента

ИЛИ-НЕ, выход первого элемента ИЛИ-НЕ является десятым выходом блока, выход третьего элемента И соединен с вторым входом второго элемента

ИЛИ-НЕ, выход которого является седьмым выходом блока, первый вход второго элемента ИЛИ является входом отрицательного переноса блока, выход второго элемента ИЛИ соединен с J- u

К-входами JK-триггера и с вторым входом первого элемента ИЛИ, выход которого является первым выходом блока, второй вход пятого элемента И соединен с первым неподвижным контактом первого переключателя и вторым входом второго элемента ИЛИ, выход пятого элемента И соединен с вторым и третьим входами третьего элемента И-ИЛИ, первый вход которого соединен с выходом третьего од новибратора и с четвертыми входами четвертого и пятого элементов И-ИЛИ, выход третьего элемента И-ИЛИ соединен с единичным входом D-триггера, информационный вход которого соединен с шиной логического нуля, а вто;рой входсброса подключен к выходу второго одновибратора, входу разрешения третьего одновибратора и образует третий выход блока, выход Dтриггера соединен с первым входом шестого элемента И, второй вход которого соединен с пятым входом третьего элемента И-ИЛИ, выходом первого одновибратора и с синхровходами второго H третьего одновибраторов, выход четвертого элемента И-ИЛИ является девятым выходом блока, выход пятого элемента И-ИЛИ является пятым выходом блока, выход элемента ИЕ является вторым выходом блока, выход генератора тактовых импульсов подключен к первому входу второго элемента И-ИЛИ, третий вход которого соединен с вторым неподвижным контактом первого переключателя, подвижный контакт которого соединен с шиной логического нуля, четвертый вход второго элемента И-11ЛИ является синхровходом блока, прямой и инверсный выходы второго элемента И-ИЛИ под,ключены соответственно к первому и второму неподвижным контактам второго переключателя, подвижный контакт которого соединен с синхровхо дом первого одновибратора, неподвижный контакт кнопки "Пуск" соединен с входом ра з решения в то25 1432527 рого одновибратора, подвижный кон- шине такт кнопки "Пуск" подключен к

26 логического нуля.

1432527

1LI32527!

432527

1432527.Р" гп-1.Я" ю-1

Фк .б Ф t P

Фема м СИРС

Ре ии

ЬиЮ

84I1.

Составитель С.Старчихин

Редактор О.Головач Техред N.Дидык Корректор В.Гирняк

Заказ 5442/42 Тираж 704 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4!5

4»

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,