Дельта-декодер

 

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи информации позволяет повысить точность декодирования. Дельта-декодер содержит регистр I сдвига, синхронизатор 2, сумматоры 3 по модулю два, формирователь 6 импульсов, интегратор 7, ключ 8 и фильтр 9 нижних частот . Благодаря введению элемента ИЛИ 4, блока 5 обнаружения медленно изменяющегося сигнала и блока 10 обнаружения сигнала с нулевым уровнем коррекция в дельта-декодере обеспечивается даже при наличии единичных сбоев в дельта-модулированном сигнале . 3 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСНИХ

СООИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1

Л 1432?7

Ш 4 H 03 M 3/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4144016/24-24 (22) 04.10.86 (46) 23,10,88, Бюл. Ф 39 (72) В.И.Сапрыкин и А.H.Añîñêoâ (53) 621.376.56 (088,8) (56) Авторское свидетельство СССР

У 1283975, кл. H 03 M 3/02, 1985.

Электросвязь, Т979, У 11, с. 38-40.

Авторское свидетельство СССР

Ф 1095395, кл. Н 03 М 3/02, 1983. (54) ДЕЛЬТА-ДЕКОДЕР (57) Изобретение относится к вычислительной технике и технике связи.

Его использование в системах передачи информации позволяет повысить точность декодирования. Дельта-декодер содержит регистр l сдвига, синхронизатор 2, сумматоры 3 по модулю два, формирователь 6 импульсов, интегратор 7, ключ 8 и фильтр 9 нижних частот. Благодаря введению элемента

ИЛИ 4, блока 5 обнаружения медленно изменяющегося сигнала и блока 10 обнаружения сигнала с нулевым уровнем коррекция в дельта-декодере обеспечивается даже при наличии единичных сбоев в дельта-модулированном сигнале. 3 з.п. ф-лы, 4 ил.

1432779

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах пе" редачи информпции, Цель изобретения - повышение точности декодирования.

На фиг.! изображена функциональная схема дельта-декодера на фиг.2— схема блока обнаружения медленно изменяющегося сигнала; ня фиг. 3 — схема блока обнаружения сигнала с нулевым уровнем; на фиг. 4 — схема форин" рователя импульсов.

Дельта-декодер содержит (фиг.l) регистр 1 сдвига, синхронизатор 2, :сумматоры 3 по модулю два, элемент

ИЛИ 4, блок 5 обнаружения медленно изменяющегося сигнала, формирователь 6 импульсов, интегратор 7 ключ

8, фильтр 9 нижних частот и блок 10 обнаружения сигнала с нулевым уровнем. На фиг,1 обозначены вход 11 и выход 12.

Синхронизатор 2 обеспечивает выде ление из принимаемого сигнала тактовых импульсов.

Блок 5 обнаружения медленно изменяющегося сигнала выполнен (фиг.2) на реверсивном счетчике 13, преобразователе 14 кода, элементе 15 сравне.ния, источника 16 постоянного кода, двоичном счетчике 17. Ня фиг.2 обозначены информационный 18 и тактовый

19 входы и выход 20 блока, Блок 10 обнаружения сигнала с ну1 левым уровнем выполнен (фиг.3) на двухполуперйодном выпрямителе . ?l, компараторе 22, источнике 23 постоянного напряжения и селекторе 24 длительности. формирователь 6 импульсов выполнен (фиг,4) на согласующих элементах

25, элементе ИЛИ 26, первом элементе

И 27, элементе НГ 28, элементе 29 за"держки, втором элементе И 30. На фиг, 4 обозначены первый — третий входы 31-33.

В инт er р ато р е 7 упр авляющий вход служит для обнуления интегратора.

Преобразователь 14 кода в блоке 5 преобразует код числа на выходах реверсивного счетчика 13 в код модуля этого числа.

Селектор 24 длительности в.блоке

l0 служит для исключения кратковременных импульсов с выхода формирователя 6.

Согласующие элементы 25 в формиро вателе 6 служат для преобразования сигналов таким образом, чтобы моменту коррекции соответствовал уровень логической единицы, т.е. обеспечивают, если это нужно, инвертирование логических уровней.

Дельта-декодер предназначен для работы с сигналами с дельта-кодера прототипа.

В дельта-кодере, если первая производная кодируемого сигнала равна нулю, осуществляется коррекция возможных ошибок путем обнуления аппроксимирующего сигнала, после чего выходной сигнал дельта-кодера соответствует истинному значению кодируеМого сигнала.

Дельта-декодер работает следующим образом.

Дельта-модулированный сигнал с входа 11 поступает в регистр 1 сдвига и в синхронизатор 2, по тактовым импульсам с которого осуществляется зались входного сигнала в регистр 1.

С последовательного выхода этого регистра 1 сигнал поступает ня вход интегратора 7, в котором осуществляется интегрирование принимаемой последовательности импульсов. Выходное напряжение интегратора 7 подается на фильтр 9 нижних частот, с выхода которого снимается восстановленный сигнал, близкий по форме к исходному сигналу на входе дельта-кодера.

Когда исходный передаваемый сигнал представляет собой постоянный уровень, то на выходе дельта-кодера будет меандр длительностью и и более тактов. При наличии помех в канале связи в передаваемом дельта-модулированном сигнале могут возникать единичные ошибки. В этом случае на вход

11 дельта-декодера поступит сигнал, отличный от меяндра. Если передается сигнал без помех или имеют место одиночные сбои информации, то блок 5 обнаружения медленно изменяющегося сигнала определяет участок сигнала длительностью и тактов, соответствую— щий передаче постоянного уровня, и по окончании этого интервала ня выходе блока 5 появится импульс, который поступит на вход формирователя

6. По этому импульсу ключ Я закоротит выход и управляющий вход интегратора 7 и последний разрядится. Mo— мент разряда интегратора 7 соответ1432779

4 стнует моменту коррекции н дельтакодере. При этом после коррекции передаваемый дельта-модулированный сигнал представляет собой последова5 тельность единиц или нулей, если исходный сигнал отличен от нуля ° Если же передаваемый сигнал равен нулю, то до момента коррекции на выходе фильтра 9 будет сигнал, отличающий- 10 ся от нуля на величину ошибки, накопленной в интеграторе 7.

Наличие последовательности единиц или нулей после момента коррекции определяется с помощью регист- 15 ра I, сумматоров 3 по модулю дна и элемента ИЛИ 4, Если в регистре 1 записаны только единицы или только нули, то на выходах сумматоров 3 будут нули и на выходе элемента ИЛИ 4 будет 20 нуль. Если же в регистре 1 будут записаны и единицы и нули, то на выходе хотя бы одного из сумматоров 3 по .модулю два будет единица и на выходе элемента ИЛИ 4 также будет единица.

Если передаваемый исходный сигнал равен нулю, то на выходе блока 10 nhнаружения сигнала с нулевым уровнем перед моментом коррекции интегратора 7 появится сигнал, соответствующий 30 передаче сигнала с нулевым уровнем, При наличии логического нуля с выхода элемента ИЛИ 4 либо сигнала,соответствующего передаче нулевого уровня с выхода блока 10, а также при З5 наличии импульса с выхода блока 5 на выходе формирователя 6 появится кратковременный импульс, который откроет ключ 8. В это время интегратор 7 обнулится, т.е. произойдет коррекция. 40

Блок 5 работает следующим образом, На управляющий. вход (нход выбора режима работы сложение-вычитание) реверсивного счетчика 13 поступает дельта-модулированный сигнал с выхода регистра 1, На тактовые входы счетчиков 13 и 17 поступают импульсы с выхода синхронизатора 2. На входы обнуления счетчиков 13 и 17 поступает сигнал с выхода элемента 15 сравнения. 50

Код числа на выходах источника 16 сравнивается в элементе 15 с кодом модуля числа на выходах реверсивного счетчика 13 ° Если код модуля числас выходов реверсивного счетчика 13 превысит код источника 16 (пороговый уровень), то на выходе элемента 15 сравнения появится импульс, который обнулит счетчики 13 и 17.

Счетчик 17 считает количество тактоных интервалон между импульсами, возникающими на выходе элемента 15 сравнения. Если период этих импульсов превышает и тактов, то на выходе переполнения счетчика 17 через и тактовых интервалов после импульса с выхода элемента 15 сравнения появится импульс, который поступит на нход

33 формирователя 6.

Блок 10 работает следующим образом. Двухполупериодный выпрямитель

21 вычисляет модуль сигнала с выхода фильтра 9. Сигнал с выхода выпрямителя 21 сравнивается на компараторе 22 с пороговым напряжением источника 23, определяемым возможной ошибкой интегратора 7. Сигнал с выхода компаратора 2? через селектор 24 длительности поступает на вход 32 формирователя 6. формирователь 6 работает следующим образом.

На входы 31 — 33 поступают сигналы с ныходов соответственно элемента ИЛИ 4, блока 5 и блока 10, Согласующие элементы 25 преобразовывают входные сигналы так, чтобы уронень логической единицы соответствовал моменту коррекции. При наличии сигнала коррекции с элемента ИЛИ 4 или с выхода блока 10 на выходе элемента ИЛИ 26 появится уровень логической единицы, В момент прихода импульса с выхода блока 5 на выходе элемента И 27 появится уровень логической единицы. С ломощью элемента НЕ 28, элемента ?9 задержки и элемента

И 30 выделяется перепад ноль - единица. Полученный импульс с выхода элемента И 30 поступает на управляющий вход ключа 8.

Таким образом, в дельта-декодере коррекция интегратора произойдет и в случае одиночных сбоен в дельтамодулированном сигнале.

Формула изобретения

1. Дель та-декодер, содержащий ре-. гистр сдвига, информационный вход которого объединен с входом синхронизатора.и является входом дельтадекодера, выход синхронизатора соединен с входом синхронизации регистра сдвига, первый параллельный выход которого соединен с первым входом

1432779 первого сумматора по модулю два, i-й параллельный выход регистра сдви

ra (i = 2,п, .п — число тактов за время анализа входного сигнала) сое.динен с первым входом i-ro и вторым входом (i-1)-го сумматоров по модутпо два, (и+1)-параллельный выход регистра сдвига соединен с вторым входом

n-ro сумматора по модулю два,интег- 1Î ратор, выход которого подключен к информационному входу ключа и входу фильтра нижних частот, выход которого является выходом дельта-декодера, формирователь импульсов, выход кото- 15 рого соединен с управляющим входом ключа, выход которого подключен к управляющему входу интегратора, о т- л и ч а þ ù è é с я тем, что, с целью повыщенпя точности декодирова- 20 ния, в дельта-декодер введены элемент ИЛИ, блок обнаружения сигнала с нулевым уровнем и блок обнаружения медленно изменяющегося сигнала, ин-формационный вход которого объединен с информационным входом интегра тора и подключен к последовательному выходу регистра сдвига, тактовый . вход блока обнаружения медленно изменяющегося сигнала подключен к вы- 30 ходу синхронизатора, вход блока об, наружения сигнала с нулевым уровнем подключен к выходу фильтра нижних частот, выходы первого — п-ro сумматоров по модулю два соединены с входами элемента ИЛИ, выход которого и выходы блока обнаружения медленно изменяющегося сигнала и блока обнаружения сигнала с нулевым уровнем подключены соответственно к первому — 10 третьему входам формирователя импульсов4

2. Дельта-декодер по и .1, о т л ич а ю шийся тем; что блок обнаружения сигнала с медленно изменяющимся. уровнем выполнен на реверсив-. ном счетчике, преобразователе кода, элементе сравнения, источнике постоянного кода и двоичном счетчике, счетный вход которого объединен со счет- б0 ным входом реверсивного счетчика и является тактовым входом блока, управляющий вход реверсивного счетчика является информационным входом блока, выходы реверсивного счетчика через преобразователь кода, подключены к первым входам элемента сравнения, выходы источника постоянного кода соединены с вторыми входами элемента сравнения, выход которого подключен к входам обнуления реверсивного счетчика и двоичного счетчика, выход переполнения которого является выходом блока.

3. Дельта-.декодер по п.1, о т л ич а ю шийся тем, что. блок обнаружения сигнала с нулевым уровнем выполнен на компараторе, источнике постоянного напряжения, селекторе длительности и двухполупериодном выпрямителе, вход которого является входом блока, выход двухпогупериодного выпрямителя и выход источника постоянного напряжения подключены соответственно к первому и второму входам компаратора, выход которого соединен с входом селектора длительности, выход которого является выходом блока.

4.Дельта"декодер по п,1, о т л ич а ю шийся тем, что формирователь импульсов выполнен на элементах

И, элементе ИЛИ, последовательно соединенных элементе HE и элементе задержки, нервом — третьем согласуюФ щих. элементах, входы которых являются соответственно первым — третьим входами формирователя, выходы первого, второго и третьего согласующих элементов соединены соответственно с первым входом первого элемента И и с первым и вторым входами элемента

ИЛИ, выход которого подключен к второму входу первого элемента И, выход которого соединен с первым входом второго элемента И и входом элемента

НЕ, выход элемента задержки подключен к второму входу второго элемента И, выход которого является выходом формирователя.

1432779

Составитель О,Ревинский

Техред И.Верес

Корректор А.Обручар

Редактор С.Пекарь

Заказ 5464/55 Тираж 929

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д, 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4