Устройство для распределения заданий процессорам

 

Изобретение относится к автоматике и вычислительной технике, а ( именно к приоритетным устройствам для. распределения заданий процессорам, и предназначено для использования в многопроцессорных и многомашинных вычислительных и управляющих системах. Целью изобретения является расширение области применения устройства за счет перезапуска невьтолненных заданий Устройство для распределения заданий процессорам содержит группу счетчиков; два блока памяти, пять групп элементов И, две группы элементов ИЛИ, восемнадцать элементов И, семнадцать элементов ИЛИ, элемент ШШ-НЕ, схему сравнения, четыре триггера , пять регистров, шесть счетчиков , два мультиплексора, три шифратора , пять дешифраторов, пять элементов задержки, элемент 2-2-2И-2ИЛИ-НЕ, три формирователя импульсов, две группы элементов ИЛИ-НЕ. Устройство обеспечивает слежение за вьтолнением заданий и перезапускает незавершенные задания на тот же процессор, а при повторном зависании программ - на один из свободных процессоров с отключением отказавшего процессора. 8 ил. а (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К Д ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4265479/24-24 (22) 19.06.87 (46) 30. 11.88. Бюл. к- 44 (72) Г.Н.Тимонькин, И.А.Ручка, С.Н.Ткаченко и В.С.Харченко (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 1234839, кл. Г 06 F 9/46, 1984.

Авторское свидетельство СССР

В 1234838, кл. G 06 F 9/46, 1984, (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ ПРОЦЕССОРАИ (57) Изобретение относится к автоматике и вычислительной технике, а именно к приоритетным устройствам для, распределения заданий процессорам, и предназначено для использования в многопроцессорных и многомашинных вычислительных и управляюших системах.

Целью изобретения является расширение области применения устройства за счет

„„SU„„1441399 А 1 перезапуска невыполненных заданий

Устройство для распределения заданий процессорам содержит группу счетчиков," два блока памяти, пять групп элементов И, две группы элементов .

ИЛИ, восемнадцать элементов И, семнадцать элементов ИЛИ,.элемент

ИЛИ-НЕ, схему сравнения, четыре триггера, пять регистров, шесть счетчиков, два мультиплексора, три шифратора, пять дешифраторов, пять элементов задержки, элемент 2-2-2И-2ИЛИ-НЕ, три формирователя импульсов, две группы элементов ИЛИ-НЕ. Устройство обеспечивает слежение за выполнением заданий и перезапускает незавершенные задания на тот же процессор, а при повторном зависании программ— на один из свободных процессоров с отключением отказавшего процессора.

8 ил.

1441399

Изобретение относится к автоматике и вычислительной технике, а именно к приоритетным устройствам для распределения заданий процессорам, и предн азначено для использования в много5 процессорных и многомашинных вычислительных и управляющих системах.

Цель изобретения — расширение области применения за счет перезапуска 10 невыполненных заданий.

На фиг. 1 — 3 приведена функциональная схема устройства; на фиг.4-8временные диаграммы, описывающие отдельные этапы работы устройства.

Устройство содержит первую группу элементов ИЛИ 1, группу счетчиков 2, первую 3 и вторую 4 группы элементов

ИЛИ-НЕ, вторую группу элементов И 5 ю первыи блок 6 памяти, первую группу 20 элементов И 7, первый — четвертый элементы И 8-11, первый элемент ИЛИ

12, группу кодовых входов 13 устройства, группу адресных входов 14 устройства, вход 15 пуска устройства, 25 вход 16 начальной установки устройства, элемент 2-2-2И-2ИЛИ-НЕ 17, адресный выход 18 устройства, первый

19 и второй 20 сигнальные выходы устройства, второй блок 21 памяти, пя- 30 тый — восемнадцатый элементы И 23-35, второй — семнадцатый элементы ИЛИ

36-51, тактовый вход 52 устройства, элемент ИЛИ-НЕ 53, первый - третий формирователи 54-56 импульсов, первый — третий шифраторы 57-59, первый

60 и второй 61 мультиплексоры, первый — четвертый триггеры 62-65; третьюседьмую группы элементов И 66-70„ вторую группу элементов ИЛИ 71 схему 40

72 сравнения, первый — пятый регистры

73-77, первый — шестой счетчики 78 83, первый — пятый дешифраторы 84-88, группу синхровходов 89 устройства, группу сигнальных взводов 90 устройст- 45 ва, информационный вход 91 устройства, первую — шестую группы сигнальных вы- ходов 92-97 устройства, элемент 98 . задержки.

Устройство работает следующим образом.

Перед началом работы подачей импульса.на вход 16 устройства все элементы памяти устройства переводятся в исходное состояние. Цепи очистки блока- 21 памяти на фиг.1 — 3 не показаны. При этом регистры 73-77, счетчики 78-83 и счетчики 2 груяпы обнуляются, Триггеры 62-64 устанавливаются в нулевое состояние, а триггер 65 устанавливается в единичное состояние, Нулевой сигнал на прямом выходе триг" гера 62 запрещает прохождение на устройство синхроимпульсов с входов 89 устройства. Нулевой сигнал на выходе элемента ИЛИ 29 .запрещает прохождение на устройство сигналов от внешнего таймера. На сигнальных выходах 92 и

93, а также 95-97 установлены нулевые сигналы. На сигнальных выходах 19 и

20, а также на группе сигнальных выходов 94 установлены единичные сигналы. На адресном выходе 18 устройства нулевой сигнал.

Блок 6 памяти содержит информацию о топологии графа, описывающего набор информационно связанных задач. По адресу соответсвующему номеру i (i — 1,п-1) некоторой вершины графа, в блок 6 памяти занесено и-разрядное число, имеющее в соответствующем q-u разряде единицу, если из i-й вершины графа исходит дуга, ведущая в q-ю вершину графа. По нулевому адресу, соответсвующему конечной вершине гра фа, в блок 6 памяти записан нуль.

Далее в счетчики 2 с одноименных групп входов 13 заносятся в прямом коде коды степени захода соответствующих вершин графа, представляющие количества дуг, входящих в соответствующие вершины графа.

Соответствие вершины грыфа и счетчика 2 определяются весом вершины, представляющим собой величину максимального пути из данной вершины до конечной вершины графа, описывающего набор информационно связанных задач и имеющего в качестве весов дуг длительности решения задач. Первому счетчику 2 (самому верхнему на фиг.1) должна соответствовать вершина графа с наибольшим весом, второму счетчику

2 - вторая по весу вершина графа и т.д. Последнему счетчику 2 будет соответствовать конечная вершина графа

9 имеющая нулевой вес. Такое соответствие вершин и счетчиков 2 позволяет минимизировать время решения всего пакета информационно связанных задач, так как из некоторой совокупности запрашивающих решения задач (для решения которых имеется вся необходимая информация) первой решается задача, имеющая больший вес.

Далее в счетчик .80 с входа 91 устройства заносится в прямом коде код

1441399 количества заданий в пакете информационно связанных задач. По завершению каждого задания из счетчика 80 вычитается единица и сигнал равенства 5 нулю на выходе счетчика свидетельствует о завершении выполнения пакета информационно связанных задач, Работа устройства начинается с прихоДом сигнала пуска на вход 15 устрой-10 ства. При этом триггер 62 переводится в единичное состояние и сигналом выt сокого уровня с прямого-выхода разрешает поступление на устройство серий синхроимпульсов. Устройство имеет четыре режима работы: режим выдачи номера готового к выполнению задания; режим приема кода завершенного задания; режим опроса готовновсти процессоров; режим обработки ситуации зави- 20 сания задания. Рассмотрим первый режим работы устройства. Так как на выходах элементов

ИЛИ-НЕ 3 группы, соответствующих счетчикам 2, в которых занесен нулевой?Б код степени захода, установлены единичные сигналы запросов, то на выходе элемента ИЛИ 12 будет единичный сигнал, который поступает на первые входы элементов И 22 и 23. На вторые вхо-30 ды элементов И 22 и 23 приходит единичный сигнал с выхода элемента ИЛИ . 50, который свидетельствует о наличии свободных процессоров. Единичный сиг-, нал с выхода элемента ИЛИ-НЕ разрешает работу дешифратора 87, который формирует сигнал на одном из своих выходов соответствующем приоритетному

У процессору из числа свободных. На выходах дешифратора 88 нулевые уровни 40 сигналов.

По синхроимпульсу 2 на выходе ! элемента И 22 формируется импульсный сигнал, который поступает на входы элементов И 67 группы и вызывает вы- 45 дачу на выбранный процессор сигнала приведения в исходное состояние, На адресном выходе,18 устройства при этом установлен номер готового к выполнению задания. Одновременно этот же 5О сигнал поступает на синхровход третьего триггера 64 и переводит его в единичное состояние (режим выдачи номера готового к выполнению задания), поступает на счетный вход первого счетчика 78 и инкрементирует его содержимое (еще одно задание в системе находится в состоянии выполнения), а также поступает на синхровход второго счетчика 79 и заносит в него номер выбранного процессора (используется в качестве адреса ячейки второго блока 21 памяти).

По синхроимпульсу с, на выходе элемента И 23 формируется импульсный сигнал, который поступает на входы элементов И 68 пятой группы и вызывает выдачу на сигнальном выходе 96 группы, соответствующем выбранному процессору, сигнала "Принять номер задания".

Нулевые сигналы на управляющих входах мультиплексоров 60 и 61 разрешают прохождение на выход сигналов с входов Х2, т.е. на информационный вход второго блока 21 памяти подается номер выдаваемого задания, à íà его адресный вход подается номер выбранного процессора, .который служит в качестве адреса ячейки. Единичный сигнал с выхода элемента ИЛИ 46 поступает на входы элемента 2-2-2И-2ИЛИНЕ 17 и создает условия для осуществ11 п ления операции Запись

По синхроимпульсу с, поступающему на один из входов элемента 2-22И-2ИЛИ-НЕ 17, производится занесение номера выданного задания в ячейку, соответствующую выбранному процессору, По синхроимпульсу поступающему на вход элемента ИЛИ 36, осуществляется сброс триггера 64. Единичный сигнал на инверсном выходе триггера

64 инициирует импульсный сигнал на выходе формирователя 56 импульсов, который поступает на входы элементов

И 66 и выводит из нулевого состояния счетчик 2, соответствующий запускаемому заданию, поступает на входы элементов И 70 и вызывает выдачу на сигнальном выходе 97 группы, соответствующем выбранному процессору, сигнала

"Старт", инициирующего выполнение выданного задания. Этот же сигнал поступает на соответствующий вход поразрядной установки регистра 74 и производит исключение выбранного процессора из числа свободных.

На следующем такте производится выдача следующего готового к выполнению задания и т.д. Выдав все готовые к выполнению задания, устройство переходит в режим опроса готовности процессоров. Этот режим характеризуется тем, что по синхроимпульсам, с помощью регистра 76 производится оп-.. рос состояний сигнальных входов 90

5 14413 устройства, на которые от процессоров поступают потенциальные единичные сигналы завершения заданий. С приходом первого сигнала завершения задания

5 устройство. переходит в режим приема кода завершенного задания.

В режиме приема кода завершенного задания устройство выполняет следующие действия. По синхроимпульсу cg в 10 регистре 76 запоминается сигнал завершения задания от процессора, который формирует единичный сигнал на выходе элемента ИЛИ 44, поступающий через элемент И 30 на информационный вход триггера 63. Приоритетный шифратор 58 формирует номер приоритетного процессора из числа выдавших сигналы завершения задания.

По синхроимпульсу, триггер 63 2р переводится в единичное состояние (режим приема кода завершенного задания). Единичный сигнал с прямого выхода триггера 63 через элемент ИЛИ 46 поступает на входы элемента 2-2-2И- 25

2ИЛИ-НЕ 17 и создает условия для осуществления операции "Запись", поступает на вторые входы элементов И 7 и создает условия для прохождения кода завершенного задания с адресных вхо- 3р дов 14 устройства на блок 6 памяти, поступает на управляющие входы мультиплексоров 60 и 61 и разрешает прохождение на их выходы сигналов с входов Х1, поступает на вход элемента

И 28 и создает условия для прохожде35 ния синхроимпульса з . Одновременно этот же сигнал инициирует выработку формирователем 54 импульсов импульсного сигнала, который поступает на

40 вычитающий вход счетчика 80 и производит отметку о выполнении его одного задания, поступает через элемент ИЛИ

48 на вычитающий вход счетчика 78 и произволит учет количества заданий

45 находящихся на выполнении в системе, поступает через элемент ИЛИ 43 на вход сброса счетчика 82 и завершает .контроль длительности выполнения заданий, а также сигнал через элемент

ИЛИ 47 поступает на управляющий вход дешифратора 84. Последний на выходе, соответствующем выбранному процессору, формирует импульсный сигнал, который поступает на соответствующий вход по55 разрядного сброса регистра ?4 и производит отметку об освобождении процессора, а также поступает на соответствующий выход 92 группы сигнальньж выходов устройства в виде команды выбранному процессору Выдать код завершения задания". В ответ на эту команду выбранный процессор выставляет на адресные входы 14 устройства код завершенного задания.

По синхроимпульсу а, поступающему на входы элементов И 7, происходит выдача на адресный входы блока 6 памяти кода решенной задачи, в результате чего формируются импульсные сигналы на тех выходах блока 6 памяти, которые соответствуют задачам, непосредственно информационно связанным с решенной задачей, и происходит изменение на единицу кодов степени захода этих задач (при этом могут сформироваться запросы на решения некоторых из этих задач, если станут нулевыми их коды степени захода).

По синхроимпульсу дешифратор

84 формирует второй сигнал на соответствующий выход 92 группы, по кото-. рому выбранный процессор сйимает сигнал завершения задания и код завершенного задания с входов 90 и 14 устройства.

По синх оимпульсу а осуществляется сброс триггера 63 (выход из режима приема кода завершенного задания) и обновление в регистре 76 информации о процессорах, завершивших выполнение заданий. Следующий режим работы устройства определяется наличием готовых к выполнению заданий и наличием процессоров, завершивших выполнение заданий, причем приоритет принадлежит режиму выдачи заданий на выполнение.

На фиг. 4 приведены временные диа- граммы, иллюстрирующие процесс приема кода (n-1)-ro завершенного задания от f-ro процессора и запуск и-го задания на 5-м процессоре.

Работа устройства продолжается до тех пор, пока не будет решена последняя задача, соответствующая конечной вершине графа, после чего на сигналь-. ном выходе счетчика 80 устанавливается нулевой сигнал, который проходит через элемент И 32 на информационный вход триггера 62, а также поступает на сигнальный выход 19 устройства и свидетельствует об окончании решения пакета задач. Очередной тактовый импульс Г, поступает на синхровход триггера 62 и переводит его в нулевое состояние (состояние останова устройства). Нулевой сигнал с прямого выхо.. да триггера 62 поступает на вторые входы элементов И 8-11 и запрещает поступление синхроимпульсов на устройство.

Рассмотрим режим поиска зависшего задания, в который устройство переходит при нарушении длительности времен ного интервала, отведенного для выполнения самого длинного задания из пакета и контролируемого счетчика 82.

При наличии зависаний задач в сисе, теме счетчик 78 имеет ненулевое значение, в результате чего формируется единичный сигнал на выходе элемента

ИЛИ 49, разрешающий прохождение тактовых сигналов на счетный вход счетчика 82. Нарушение временного интервала (отсутствие сигнала сброса по окончании очередного задания) ведет к формированию нулевого сигнала переноса на сигнальном выходе счетчика

82, который поступает на информационный вход триггера 65. Очередной так-» товый импульс 7; поступает на синхровход триггера 65 и переводит его в нулевое состояние .(режим обработки ситуации зависания задания) ° Нулевой сигнал с прямого выхода триггера 65 поступает на вход элемента И 26 и эапрешает прохождение синхроимпульсов на синхровход триггера 64, поступает на вход элемента И 24 и запрещает опрос по синхроимпульсам „ линий готовности процессоров. Единичный сигнал с инверсного выхода триггера

65 поступает на вход элемента И 25 и разрешает формирование счетной серии на счетчик 79, поступает на вход элемента И 27 и разрешает работу регистра 73, поступает на вход элемента И

29 и разрешает выдачу сигналов с выхода схемы 72 сравнения, поступает на вход элемента 2-2-2И-2ИЛИ-НЕ 17 и создает режим "Запись, чтение", для блока 21 памяти. Этот же единичный сигнал инициирует выдачу формирователем 55 импульсов импульсного сигнала, который поступает через элемент ИЛИ

43 на вход сброса счетчика 82 и очищает его (на выходе переноса появляется единичный сигнал), поступает через элемент ИЛИ 48 на вычитающий вход счетчика 78 и декрементирует его содержимое (если зависло не одно задание, то сигналы с входа 52 продолжают поступать на устройство); поступает через элемент ИЛИ 42 на вход сброса счетчика 79 и очищает его (ус1441399 8 танавливается адрес нулевой ячейки, соответствующей нулевому процессору), поступает через элемент ИЛИ 40 на вход сброса регистра 76 и очищает его (устраняются условия для перехода устройства в режим приема кода завершенного задания до завершения всех действий по перезапуску задания), 10 роступает на счетный вход счетчика 83 и инициирует регистрацию количества повторных запусков на процессор, не завершивший выполнение задания. Нулевой сигнал, поступающий на управляю15 щий вход мультиплексора 61, разрешает прохождение íà его выход сигналов с входа Х2. Таким образом, на адресный вход блока 21 памяти поступает содержимое счетчика 78, который фор2р мирует последовательные адреса ячеек блока 21 памяти по синхроимпульсам с<

По следующим синхроимпульсам в регистре 73 осуществляется переза25 поминание содержимого ячеек блока 21 памяти. В ячейке памяти, соответствующей процессору, не завершившему задание, будет записан номер этого задания, а в остальных ячейках — нуле30 вой код. При обнаружении ячейки с ненулевым содержанием на выходе схемы

72 сравнения формируется единичный сигнал, который поступает через элемент ИЛИ 45 на управляющий вход иульЗ5 типлексора 60 и разрешает прохождение на его выход сигналов с входа

Х1,,поступает на вход элемента И 29 и создает условия для прохождения синхроимпульса, поступает на вход

40 элемента 2-2-2И-2ИЛИ-НЕ 17 и создает условия для осуществления по синхроимпульсу с операции 1 Запись". Таким образом, на информационный вход блока

21 памяти подается нулевой код.

45 По синхроимпульсу с на выходе элемента И 29 формируется импульсный сиг-, нал, который поступает через элемент

ИЛИ 51 на синхровход триггера 65 и устанавливает его в единичное состоя@ ние (выход из режима обработки ситуации зависания), поступает через открытый единичным сигналом с выхода счетчика 83 элемент И 34 яа синхровход регистра 77 и заносит в него ноr5 мер найденного процессора, не завершившего выполнение задачи, поступает на управляющий вход дешифратора 85 и формирует на его выходе сигнал перезапуска найденного зависшего эада399 10 ментов И 69 группы маскируют обращение к отключенным процессорам, а также поступают на группу выходов 94 устройства и инициируют в унитарном коде номера неисправных процессоров.

Глубина счета счетчика 81 определяется максимальным числом неисправных процессоров, при котором производительность системы не менее требуемой. При большем числе неисправных процессоров на выходе переноса счетчика 81 формируется нулевой сигнал, который через элемент И 32 поступает на информационный вход триггера 62, а также на сигнальный выход 20 устройства и свидетельствует об аварии системы. Очередной синхроимпульс с, поступает на синхровход триггера 62 и переводит его в нулевое состояние (состояние останова устройства). Нулевой сигнал с прямого выхода триггера 62 поступает на вторые входы элементов И 8-11 и запрещает прохождение на устройство синхроимпульсов с — .

Если с отключением сбойного процессора производительность системы не стала ниже требуемой, то производится перезапуск зависшего задания на один из свободных процессоров Единичный сигнал с выхода элемента ИЛИ-НЕ

53 разрешает прохождение единичного сигнала с выхода элемента И 22 (сформированного по синхроимпульсу ) через элемент И 35 на сиихровход счетчика 79, а также разрешает работу дешифратора 87. Таким образом, произво- дится перезапуск задания на приоритетном процессоре из числа свободных.

Выдача номера задания осуществляется аналогично описанному.

На фиг. 5 и 6 приведены временные диаграммы, описывающие процесс перезапуска и-го задания зависшего на втором процессоре на К-м такте.

На фиг. 7 и 8 приведены временные диаграммы, описывающие отключения второГо процессора и перезапуск п-го задания на первый процессор. Решение о неисправности второго процессора принимается на К-м такте.

9 1441 ния (сигнал сброса соответствующего счетчика 2 группы). По этому же синхроимпульсу ячейка блока 2 1 памяти, соответствующая зависшему процессору, обнуляется. Нулевой сигнал с выхода

Ф элемента ИЛИ-НЕ 52 запрещает работу дешифратора 87. и счетчика 79, в результате чего для выполнения задания выбирается именно тот процессор, на 10 котором произошло зависание задания.

Единичный сигнал с прямого выхода триггера 65 разрешает опрос линий готовности процессоров. Обнуление счетчика 2 группы, соответствующего завис-15 шему заданию, приводит к появлению единичного сигнала на выходе элемента

ИЛИ 12, в результате чего создают ся предпосылки для перехода устройства в режим выдачи номера, готово- 20 го к выполнению задания. Запуск задания производится аналогично описанному.

В случае, если повторный запуск задания на ранее зависший процессор 25 (количество перезапусков определяется глубиной счета счетчика 83) не привел к нормальному завершению задания, выполняется следующая последовательность действий. Аналогично описанному 30 производится поиск зависшего задания и номер процессора, обнуляется соответствующая. ячейка памяти блока 21, осуществляется выход из режима обработки ситуации зависания (перевод

35 триггера 65 в единичное состояние), но в отличии от описанной ситуации нулевой сигнал переполнения с выхода счетчика 83 запрещает прохождение импульсного сигнала с выхода элемента 40

И 29 на синхровход регистра 77 и разрешает его прохождение через элемент

И 33. Импульсный сигнал с выхода эле-: мента И 33 поступает на счетный вход счетчика 81, регистрирующего количе-" 45 ство неработоспособных процессоров системы, и инкрементирует его. Этот же сигнал поступает на управляющий вход дешифратора 86 и формирует на его выходе (соответствующем сбойному

50 процессору) импульсный сигнал, который поступает на одноименный сигналь. ный выход 93 группы и отключает процессор, а также поступает на одноименный вход поразрядного установа ре55 гистра 75 и делает отметку об исключении процессора из конфигурации системы. Сигналы с инверсных рыходов разрядов регистра 75 с помощью элеФормула и з о б р е т е н и я

Устройство для распределения заданий процессорам, содержащее группу счетчиков, блок памяти, группу элементов ИЛИ, две группы элементов ИЛИНЕ, четыре элемента И, элемент ИЛИ, 1441

399 l2

И третьей группы и с первым входом первого шифратора, выход каждого i-ro элемента И второй группы (i=1, и-1) соединен с первым входом (i+1)-ro элемента И третьей группы, а также с (i+1)-м входом первого шифратора, выход первого шифратора является адресным выходом устройства и соединен с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с шиной логического нуля устройства, каждый вход группы синхровходов устройства соединен с первым входом первого — четвертого элементов И соответственно, выход первого элемента ИЛИ соединен с первыми входами пятого и шестого элементов И, вход пуска устройства соединен с единичным входом первого триггера, прямой выход которого соединен с вторыми входами элементов И с первого по четвертый, выход первого элемента И соединен с вторым входом элемента И, с первым входом седьмого элемента И, а также с первыми входами второго и третьего элементов ИЛИ, выход второго элемента И соединен с вторым входом шестого элемента И, с первыми входами восьмого и девятого элементов И, а также с синхровходами первого и второго триггеров, выход третьего элемента И соединен с первым входом десятого элемента И, с первым входом элемента

2-2-2И-2ИЛИ-НЕ, а также с вторыми . входами элементов И первой группы, выход четвертого элемента И соединен ,с первыми входами одиннадцатого и двенадцатого элементов И, с вторым входом элемента 2-2-2И-2ИЛИ-НЕ, а также с первым входом четвертого элемента ИЛИ, выход пятого элемента И соединен с первыми входами элементов

И четвертой группы, с первым входом тринадцатого элемента И, а также со счетным входом первого счетчика, выход шестого элемента И соединен с первыми входами элементов И пятой группы, информационный вход третьего триггера соединен с шиной логической единицы устройства, выход первогО мультиплексора соединен с информационным входом второго блока памяти, 1 выход которого соединен с информационным входом первîro регистра, вход сброса устройства соединен с нулевым входом первого триггера, с первыми входами элементов ИЛИ первой группы, причем кажцый вход группы адресных входов устройства соединен с первым входом одноименного элемента И первой группы, выход которого соединен с одноименным адресным входом блока памяти, группа кодовых входов устройства соединена с информационными входами и синхровходами одноименных счетчиков группы, выходы которых соединены с 1О входами одноименных элементов ИЛИ-НЕ первой группы, вЫход M-ro элемента

ИЛИ-НЕ первой группы (М2,И, N -число кодовых входов устройства) соединен с первым входом М-ко элемента И второй группы и с (М-1)-м входом элемента ИЛИ, выход каждого элемента ИЛИ-НЕ первой группы с первого по К-й (где

К вЂ” целая часть числа 0,5n) соединен с соответствующим входом одноименного 2О и последующих элементов ИЛИ-НЕ второй группы до К-ro включительно, выход каждого элемента ИЛИ-НЕ первой группы с (К+1)-ro по (n-1)-й соединен с соответствующим входом одноименного и 2я последующих элементов ИЛИ-НЕ второй группы до (n-1)-ro.âêëþ÷èòåëüíî, выход каждого элемента ИЛИ-НЕ второй группы соединен с вторым входом одноименного элемента И второй группы, gg о т л и ч а ю щ е е с я тем,что, е . целью расширения области за счет перезапуска невыполненных заданий и перезапуска их на один из свободных прОцессОров системы ОИО дОпОлнитель" но содержит второй блок памяти, группы элементов И с первой по пятую, вторую группу элементов ИЛИ, элементы И с пятого по восемнадцатый, эле,менты ИЛИ с второго по семнадцатый, 4р элемент ИЛИ-НЕ, схему сравнения, триггеры с первого по четвертый, регистры с первого по пятый, счетчики с первого по шестой, первый и второй мультиплексоры, шифраторы с первого по пятый, дешифраторы с первого по пятый, элемент задержки, элемент

2-2-2И-2ИПИ-НЕ, формирователи импульсов с первого по третий, причем каждый выход первого блока памяти соеди- 5О нен с вычитающим входом одноименного счетчика группы, выход каждого элемента ИЛИ-НЕ первой группы с первого по К-й соединен с соответсвующим вхОДОМ (К+1) ГО и,пОслеДующих элемен тов ИЛИ-НЕ второй группы до (и-1)-го элемента включительно,,выход перво1 о элемента ИЛИ-НЕ первой группы соединен с первым входом первого элемента

399!

3 1441 с входами сброса первого, третьего и четвертого счетчиков, второго и третьего регистров, с единичным входом четвертого триггера а также с втоЭ 5 рыми входами элементов ИЛИ с второго по четвертый и первыми входами элементов ИЛИ с пятого по девятый, группа сигнальных входов устройства соединена с информационным входом чет- 10 вертого регистра, выход которого соединен с входом второго шифратора, выходы которого соединены с входами десятого элемента ИЛИ, с информационными входами первого дешифратора, а также 15 с первым информационным входом второго мультиплексора, выход второго эле-; мента ИЛИ соединен с входом сброса первого регистра, выход которого соединен а информационным входом второ- 20

ro дешифратора, а также с первым вхо-, дом схемы сравнения, второй вход ко-: торой соединен с шиной логического нуля устройства, выход третьего элемента ИЛИ соединен с нулевым входом второго триггера, прямой выход которого соединен с вторым входом одиннадцатого элемента И, с третьими входами элементов И первой группы с

Э первыми входами одиннадцатого и две- 30 надцатого элементов ИЛИ, с управляю щим входом второго мультиплексора, а также через. первый формирователь импульсов с первыми входами тринадцатого и четырнадцатого элементов ИЛИ

35 б с вторыми входами седьмого и девято го элементов ИЛИ, с вычитающим входом третьего счетчика, выход "Неравно" схемы сравнения соединен с вторым входом двенадцатого элемента И, с 40 третьим входом элемента 2-2-2И-2ИЛИНЕ, с вторым входом одиннадцатого элемента ИЛИ, выход пятого элемента

ИЛИ соединен с входом сброса пятого

1регистра, выходы первого счетчика 45 соединены с входами пятнадцатого элемента ИЛИ,,тактовый вход устройства соединен с первым входом четырнадцатого элемента И, выход которого сое- . динен со счетным входом пятого счет- 50 чика, выход переноса пятого счеТчика соединен с информационным, входом четвертого триггера, прямой выход которого соединен с вторыми входами седьмого и девятого элементов И, инверсный выход четвертого триггера соединен с вторыми входами восьмогь и десятого элементов И, с третьим входом двенадцатого элемента И, с четвертым входом элемента 2-2-2И-2ИЛИ-НЙ, а также второй формирователь импульсов с вторыми входами шестого, восьмого и четырнадцатого элементов ИЛИ, со счетным входом шестого счетчика, с третьим входом девятого элемента ИЛИ, выходы первого дешифратора являются первой группой сигнальных выходов устройства и соединены с одноименными входами поразрядного сброса второго регистра, инверсные выходы которого соединены с первыми входами одноименных элементов И шестой группы, выходы второго дешифратора соединены с вторыми входами одноименных элементов

ИЛИ первой группы, выходы которых соединены с входами сброса одноименных счетчиков группы, выход шестого элемента ИЛИ соединены с: входом сброса четвертого регистра, выход седьмого элемента HIIH соединен с входом сброса шестого счетчика,: выход восьмого элемента HJIH соединен с входом сброса второго счетчика, выход вто- рого счетчика соединен,с информационными входами пятого регистра и третьего дешифратора, а также с вторым информационным входом второго мультиплексора, выход которого соединен с адресным входом второго блока памяти, выходы третьего дешифратора являются второй группой сигнальных выходов устройства и соединены с одноименными входами поразрядной установки третьего регистра, инверсные выходы которого являются третьей группой сигнальных выходов устройства и соединены с вторыми входами одноименных элементов И шестой группы, выходы элементов И шестой группы соединены с одноименными входами тре- . тьего шифратора, выходы которых сое-! динкины с одновременными информационными входами четвертого дешифратора и шестнадцатого элемента ИЛИ, а также с информационным входом второго счетчика, выход седьмого элемента И соединен" с синхровходом четвертого. регистра, выход восьмого элемента И соединен со счетным входом второго счетчика выход девятого элемента И соединен с первым входом семнадцатого элемента ИЛИ, выход десятого элемента

И соединен с синхровходом первого регистра, выход одиннадцатого элемента И соединен с вторым входом тринад", цатого элемента ИЛИ, выход девятого элемента ИЛИ соединен с входом сбро144139 са пятого счетчика, выход десятого элемента ИЛИ соединен с первым входом пятнадцатого элемента И, выход одиннадцатого элемента ИЛИ соединен с управляющим входом первого мультиплексора, прямой выход третьего триггера соединен с вторым входом двенадцатого элемента ИЛИ, инверсный выход третьего триггера соединен с вторым входом 1р пятнадцатого элемента И, а также через третий формирователь импульсов с вторыми входами элементов И третьей группы, с первыми входами элементов

И седьмой группы и через элемент 15 задержки с вторым входом пятого элемента ИЛИ, выход двенадцатого элемента ИЛИ соединен с пятым и шестым входами элемента 2-2-2И-2ИЛИ-НЕ, первый и второй выходы которого соединены с 2р управляющими входами второго блока памяти, выход тринадцатого элемента

ИЛИ соединен со стробирующим входом первого дешифратора, выход четырнадцатого элемента ИЛИ соединен с вычи 25 тающим входом первого счетчика, выход пятнадцатого элемента ИЛИ соединен с вторым входом четырнадцатого элемента И, выход шестнадцатого элемента

ИЛИ соединен с третьими входами пя- 30 того и шестого элементов И, информационный вход устройства соединен с информационным и синхровходом третьего счетчика, выход переноса которого является первым сигнальным выходом устройства и соединен с первым входом шестнадцатого элемента И, выход переноса четвертого счетчика является вторым сигнальным выходом устройства и соединен с вторым входом 4р шестнадцатого элемента И, выход переноса шестого счетчика соединен с первыми входами семнадцатого и восем9 !6 надцатого элементов И, выход двенадцатого элемента И соединен со стробирующим входом второго дешифратора, с вторыми входами семнадцатого и восемнадцатого элементов И, а также с вторым входом семнадцатого элемента

ИЛИ, выход которого соединен с синхровходом четвертого триггера, выход тринадцатого элемента И соединен с синхровходом второго счетчика, выход пятнадцатого элемента И соединен с информационным входом второго триггера, в ыход шестнадцатого элемента И соединен с информационным входом первого триггера, выход семнадцатого элемента И соединен со стробирующим входом третьего дешифратора, а также со счетным входом четвертого счетчика, выход восемнадцатого элемента И соединен с синхровходом пятого регистра, выходы которого соединены с и -HE одноименными входами элемента ЮП4и пятого дешифратора, выход элемента

ИЛИ-НЕ соединен с вторым входом тринадцатого элемента И, а также со стробирующим входом четвертого дешифр атора, выходы которого соединены с первыми входами одноименных элементов ИЛИ второй группы, выходы пятого дешифратора соединены с вторыми входами одноименных элементов ИЛИ второй группы, выходы которых соединены с вторыми входами соответствующих элементов И четвертой, пятой и седьмой групп, группы выходов которых являются с четвертой по шестую группами сигнальных выходов устройства

И соответственно, выходы элементов седьмой группы соединены с соответствующими входами поразрядной установки второго регистра.

1441 399

1441399

1441399 к

82 бЮ

76

78

73

72

7 б

2д

12

18

Я »

2/ ду

85 å. 5

1К"

82 б

7б

78

79

72

85i1

77 бЧ

2а

12

18 г

96

РУ 7г

@he. б

1441399

xi2

/(Ф1

I к г кз

И

8г

78

7У

83

8r

77

+n

УЯ б /

rz

f8

У5

Уб г

У7

Otic. 8 .

Составитель M.Ñoðî÷àí

Редактор Е. Копча Техред M.Дидык Корректор С.Черни

Заказ 6289/52 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4