Многоканальное устройство для распределения задачи процессорам

 

Изобретение относится к вычислительной технике и может быть использовано при организации вычислительного процесса в многопроцессорной системе. Цель изобретения - расширение функциональных возможностей устройства за счет увеличения количества обслуживаемых процессоров. Многоканальное устройство для распределения задач процессорам содержит группу блоков элементов И; три элемента ИЛИ, две группы элементов И, две группы элементов ИЛИ, блок опроса , счетчик, два элемента задержки, группу элементов ИЛИ-НЕ, группу элементов НЕ, группу блоков формирования текущего состояния процессора,группу триггеров и группу схем сравнения. В устройстве осуществляется поиск процессора с минимальным числом задач, находящихся.на решении, что позволяет оптимальным образом распределять задачи и обслуживать произвольное с число, процессоров простым наращиванигем числа каналов без изменения алгоритма работы. 2 з.п. ф-лы. 3 ил. (Л

СОЮЗ СОВЕтсКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.SU,„1444769 А1 (50 4 G 06 F 9 4

ОПИСАНИЕ HSOEPETEkHR

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИИ И ОТКРЫТИЙ (21) 4286016/24-24 (22) 20.07.87 (46) 15.12.88, Вюл. Ф 46 (72) Г.И.Климович и В.И.Писаренко (53) 681.325(088.8) (56) Авторское свидетелвство СССР

В 1045228, кл. G 06 F 9/46, 1982.

Авторское свидетельство СССР

У 1111163, кл. G 06 Р 9/46, 1983. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

РАСПРЕДЕЛЕНИЯ ЗАДАЧ ПРОЦЕССОРАМ (57) Изобретение относится к вычислительной технике и может быть исполь" зовано при организации вычислительного процесса в многопроцессорной системе. Цель изобретения — расширение функциональных возможностей устройства за счет увеличения количества обслуживаемых процессоров.

Многоканальное устройство для распределения задач процессорам содержит группу блоков элементов И; три элемента ИЛИ, две группы элементов И, две группы элементов ИЛИ, блок опроса, счетчик, два элемента задержки, группу элементов ИЛИ-НЕ, группу элементов .НЕ, группу блоков формирования текущего состояния процессора, группу триггеров и группу схем сравнения.

В устройстве осуществляется поиск процессора с минимальным числом задач, находящихся на решении, что позволяет оптимальным образом распределять задачи и обслуживать произвольное число. процессоров простым наращивани-. ем числа каналов без изменения алгоритма работы. 2 з.п. ф-лы. 3 ил.

1444769

Изобретение относится к вычислительной технике и может быть использовано при организации вычислительного процесса в многопроцессорной сис5 теме.

Цель изобретения — расширение функциональных возможностей устройства за счет увеличения количества обслуживаемых процессоров. 10

На фиг. 1 изображена схема предлагаемого устройства; на фиг, 2 — блок коррекции; на фиг. 3 — блок опроса.

Устройство содержит блоки элементов И I группы, элементы ИЛИ 2 группы, элементы И 3 группы, элементы

ИЛИ-HE 4 группы, элементы НЕ 5 группы, элементы ИЛИ 6 группы, блоки 7 формирования текущего состояния процесса группы, элементы И 8 группы, 20 триггеры 9 группы, схемы 10 сравнения группы, элементы ИЛИ 11 — 13, блок 14 опроса, счетчик 15, элемент 16 задержки, группу информационных входов 17 устройства, группы информационных вы-25 ходов 18 устройства, входы 19 запирания устройства, группы кодовых входов 20 устройства, сигнальные вхо. ды 21 устройства, вход 22 запуска устройства, вход 23 начальной уста- 30 ковки устройства, сигнальный выход 24 устройства и элемент 25 задержки.

Блок 7 формирования текущего сос". тояния процессора содержит элементы

ИЛИ 25 — 27, элемент 28 задержки,. элемент НЕ 29, ре.истр 30 сдвига, мультиплексор 31 и элемент ИЛИ 32.

Регистр 30 сдвига, в зависимости от состояния входов выбора режима мо" жет работать в четырех режимах: хра" 40 нение информации, сдвиг информации вправо, сдвиг информации влево, параллельная запись информации.

При подаче на адресные входы мультиплексора 31 последовательности дво- 45 ичных кодов информация, хранимая в регистре 30 сдвига, считывается в последовательном коде с выхода мультиплексора 31.

Блок 14 опроса содержит генератор 33 импульсов, элемент И 34, счетчик 35 и триггер 36.

Устройство работает следующим образом, Работа устройства начинается с при55 ведения элементов памяти в исходное состояние, для чего на вход 23 устройства подается импульс начальной уста- . новки. При этом происходит сброс в нулевое состояние счетчиков 15 и 35 и установка в единичное состояние триггеров 9 ° Единичный сигнал с инверсного выхода триггера 36 блока 14 сбрасывает в нулевое состояние счетчик 35, а нулевой сигнал с era прямого выхода закрывает элемент И 34, запрещая тем самым поступление импуль" сов с выхода генератора 33 на суммирующий вход счетчика 35. Затем (в зависимости от состояния процессоров) осуществляется начальная установка содержимого блоков 7.

Единичный,код на регистре 30 соответствует исправному состоянию процессора, свободного от решения какойлибо задачи, а нулевой код — неисправному (неработоспособному) состоянию, или максимальной загрузке процессора задачами.

В зависимости от этого, по входу 20 и импульсу записи, подаваемому на вход .19, происходит начальная загрузка блоков 7 соответствующими единичными или нулевыми двоичными кодами (возможна также загрузка другими кодами, соответствующими частичной потере. работоР способности процессором) . Информация в параллельном коде поступает с входов 20 устройства на группу информационных входов регистра 30, Импульс с входа 19 на время, равное его длительности, устанавливает на входах режима регистра 30 код, который соответствует режиму параллельной записи информации. Спустя некоторое время, определяемое временем задержки.элемента 28, фронт импульса записи подается на вход синхронизапии регистра

30 (при сохранении единичных потенциалов на входах выбора режима), что приводит к записи информации в регистр 30.

На первую группу информационных входов 17 поступает код очередной за-дачи, который поступает на информационные входы всех блоков элементов

И 1, после чего импульсный сигнал поступает на вход 22 устройства. Триггер 36 блока 14 устанавливается в единичное состояние, единичный сигнал с его прямого выхода открывает по первому входу элемент И 34, через который начинают поступать на суммирующий вход счетчика 35 импульсы с выхода генератора 33, под действием этих импульсов счетчик 35 последовательно изменяет свое состояние, от

144476 чего на его выходе переполнения возникает положительный импульсный сигнал, который, поступив на вход сигнализации триггера 36, сбрасывает по5 следний в нулевое состояние, что приводит к закрытию элементов И 34 и прекращению поступления импульсных сигналов с генератора 33 на суммирующий вход счетчика 35. Одновременно единичным сигналом с инверсного выхода триггера 36 счетчик 35 сбрасывается в нулевое состояние, в результате чего снимается сигнал с выхода блока 14.

Импульсный сигнал с выхода переполнения счетчика 35 поступает на выход блока 14 и далее через элемент

25 задержки — на вторые входы элементов И 3, разрешая прохождение через них управляющих сигналов.

Последовательность двоичных кодовых комбинаций, возникающая на инфомационных выходах счетчика 35, поступает на группу адресных входов 25 блока 7, на выходе которых формируется последовательный код, разряды которого последовательно, начиная с последнего, подаются на вторые. входы элементов И 8 группы, на первых вхо- 1о дах которых. имеются сигналы с единичных выходов триггеров 9, в результате чего разряды кода состояния через открытые с первого входа элементы И 8 поступают на вторые входы схем 10

„35 сравнения для сравнения с информацией на первых входах. Если в сравниваемых разрядах хотя бы одного из кодов имеется единица, то на.выходе элемен- . та ИЛИ 13 возникает сигнал, поступаю- 4p: щий на первые входы каждой схемы 10 сравнения, на выходах которых возникает сигнал сброса соответствующего триггера 9 при несовпадении информации (если сравниваемый разряд кода 45 состояния имеет значение ноль), в результате чего с соответствующего триггера 9 на элемент И 8 поступает запрещающий (низкий) потенциал (перед началом сравнения следующего разряда 5р кодой состояния). Таким образом, исключается дальнейшее поступление к6дов состояния на сравнение, что, в свою, очередь, исключает назначение задачи процессору, в котором их чис- 55 ло больше, чем в остальных процессорах, т.е. элементы 8,9,10 и 13 организуют поиск кода с максимальным числом единиц. С каждым последующим

4 тактом Работы генератора 33 происходит поступление с выхода мультиплексоров 31 блоков 7 последующих разрядов кодов состояний на элементы И 8 и схемы 10 сравнения. В процессе поиска кода (кодов) с максимальным числом единиц определенное количество триггеров 9, находясь в единичном состоянии, подают свои потенциалы на .элементы НЕ 5, первые входы элементов HJI" 6, первый вход первого элемента И 3 и на второй вход второго элемента ИЛИ-НЕ 4. Управляющий сигнал на вход элементов И 3 будет подан только на элемент с наименьшим номером (если в единичном состоянии окажется один триггер 9, то управляющий сигнал будет. подан на соответствующий элемент И 3). Это достигается тем, что высокий потенциал с выхода триггера 9 подается через элемент ИЛИ

6 на вторые входы предыдущих элементов ИЛИ вЂ  4, первые входы которых подсоединены к выходам одноименных элементов НЕ 5. Таким образом, на один из элементов И 3 будет подан управляющий сигнал,. По завершению: сравнения всех разрядов кода состоя" ния, сигналом с выхода блока 14 будет подан разрешающий сигнал на открытие соответствующего элемента И 3, с выхода которого на управляющий вход блока элементов И 1 будет подан еди ничный сигнал, разрешФющий прохожение кода очередной задачи на выход

18 устройства, с которого загружается процессор и подается код заявки на соответствующий элемент ИЛИ 2. В ре" зультате с выхода элемента ИЛИ 2 пода-. ется сигнал на второй управляющий вход блока 7, который, поступив на второй вход элемента ИЛИ 27, устанавливает код, соотгетствующий сдвигу информации вправо, осуществляемому по фронту сигнала с выхода элемента

28 задержки. Одновременно в младший разряд регистра 30 сдвига записывается нулевой сигнал. Таким образом, в регистре 30 устанавливается код

011...1. Кажцое последующее назначение задачи (подачи импульсного сигнала на второй вход блока 7) аналогичным образом изменяеТ состояние регистра 30 (C О, 1... 1; 0,0,0. ° ., 1 и т.д,). Одновременно с выхода элемента ИЛИ 2 через элемент ИЛИ 12 подается импульсный сигнал на счетный вход счетчика 15, подсчитывающий об;.-

1444769 щее количество задач, находящихся на решении, в результате чего происходит установка соответствующих триггеров 9 в единичное состояние. После этого устройство готово к назначению следующей задачи. Если число назначенных задач превышает максимальную величину, то будет переполнение счетчика 15. 3 результате сигнал с выхо- 10 да 24 устройства запретит последующие назначения задач (до момента выполнения какой-либо задачи).

По завершении выполнения задачи на каком-либо процессоре выдается сиг-15 нал на соответствующий вход 21, который устанавливает на входах выбора режима соответствующего регистра 30 код, соответствующий сдвигу информации влево. Спустя определенное время, 20 равное времени задержки элемента 28 задержки, на входе синхронизации регистра 30 появляется фронт .вышеукааниого импульса, по которому произодится сдвиг информации.(кода сос- 25 ояния) влево и запись в старший разряд регистра 30 сдвига единичного сигнала. Каждое последующее завершение задачи изменяет состояние регистра 30 аналогичным образом (0,0,0 ",1; 0,0, 30

1у 1 011р1у 1 и теgå) ° Одно временно сигналом с входа 21 устройства через элемент ИЛИ 11 подается импульс на вычитающий вход счетчика 15, в результате чего значение счетчика

15 уменьшается на единицу и, если до этого был сигнал переполнения на выходе счетчика 15, то он снимается.

Ф

Формула из обретения 4О

1. Иногоканальное устройство для распределения задач процессорам, содержащее группу блоков элементов И, пеРвую группу элементов ИЛИ, группу 4r элементов И, группу схем сравнения и счетчик, причем первая группа информационных входов устройства соеди» иена с группами информационных входов

I блоков элементов И группы, управляющие входы которых соединены с выхода- ми элементов И первой группы, группы выходов- блоков элементов И группы яв" ляются соответствующими группами информационных выходов устройства и соединены с входами элементов ИЛИ первой группы, о т л и ч а ю щ е е— с я тем, что, с целью расширения функциональных возможностей за счет увеличения количества обслуживаемых процессоров, в устройство введены три элемента ИЛИ, блок опроса, первый и второй элементы задержки, груцпа элементов ИЛИ-НЕ, группа элементов НЕ, вторая группа элементов ИЛИ,. группа блоков формирования текущего состояния процессора, вторая группа элементов И,, группа триггеров, первые входы элементов И первой группы через первый элемент задержки соединены с выходом блока опроса, вход сброса которого соединен с входом начальной установки устройства, с первым входом первого элемента ИЛИ и через второй элемент задержки — с входом сброса счетчика, вход запуска блока опроса соединен с входом запуска устройства, группа выходов блока опроса соединена с группами адресных входов блоков формирования текущего состояния процессора группы, первые входы выбора режима которых соединены с выходами одноименных элементов

ИЛИ первой группы и с соответствующими входами первого элемента ИЛИ, второй вход выбора. режима каждого блока формирования текущего состояния процессора группы соединен с одноименным сигнальным входом устройства и с входами второго элемента ИЛИ, вход разрешения записи каждого блока формирования текущего состояния процессора группы соединен с одноименным входом занесения устройства, группа информационных входов каждого блока формирования текущего состояния процессора группы соединена с одноименной группой кодовых входов устройства, выход каждого блока формирования текущего состояния процессора группы соединен с первым входом одноименного элемента И второй группы, второй вход каждого из которых соединен с выходом одноименного триггера группы, единичный вход каждого триггера группы соединен с выходом первоro элемента ИЛИ и с суммирующим вхо" дом счетчика, вход сброса каждого триггера группы соединен с выходом одноименной схемы сравнения группы, первые входы которых соединены с выходом третьего элемента KIH, каждый вход которого соединен с вторым входом одноименной схемы сравнения группы и с выходом одноименного элемента

И второй группы, выход второго элемента ИЛИ соединен с вычитающим выходом

7 14447 счетчика, выход переполнения счетчика соединен с cHI HAJIbHhlM Bhlxofl,îì устройства, второй вход первого элемента И первой группы соединен с выходом первого триггера группы, с первым входом первого элемента ИЛИ второй группы и с перным входом первого элемента ИЛИ-HE группы, второй вход каждого элемента И первой группы, начиная с второго, соединен с выходом элемента ИЛИ-КЕ группы, начиная с первого, второй вход первого элемента ИЛИ второй группы соединен с выходом второго триггера группы и через первый элемеHT НЕ группы — с вторым входом первого элемента ИЛИ-ИЕ группы, выход i-го (i=1,...п-1, где

n — - число обслуживаемых процессоров) элемента ИЛИ второй группы соединен с первыми входами (+1)-го элемента

ИЛИ второй группы и с первым входом (i+1)-ro элемента ИЛИ-НЕ группы, вторые входы элементов ИЛИ-НЕ группы соединень: с выходами соответствующих элементов НЕ группы, вторые входы элементов ИЛИ второй группы соединены с выходами соответствующих триггеров, группы, входы элементов НЕ группы, начиная с второго, соединены с выхода-З0 .ми соответствующих триггеров группы.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что каждый блок формирования текущего состояния процессора группы содержит три элемента ИЛИ, элемент задержки, элемент НЕ, регистр сдвига и мультиплексор, причем первые. входы элементов ИЛИ соединены между собой и входом разрешения записи блока, второй вход первого эле40 мента ИЛИ соединен с вторым входом третьего элемента ИЛИ и является вторым входом блока выбора режима, третий . вход первого элемента ИЛИ объединен

69 8 с вторым входом второго элемента ИЛИ и является первым входом выбора режима блока, выход первого элемента ИЛИ подключен к входу элемента -задержки, выход которого соединен с входом синхронизации регистра сдвига, вход сдвига влево которого подключен к выходу элемента НЕ, вход которого соединен с входом сдвига вправо регистра сдвига .и подключен к входу логического нуля устройства, информационные входы регистра сдвига образуют группы информационных входов блока, выходы второго и третьего элементов ИЛИ соединены соответственно с первым и вторым входами выбора режима регистра сдвига, информационные выходы которого подключены к информационным входам мультиплексора, адресные входы которо" го образуют группу адресных входов блока, выход мультиплексора является выходом блока.

I

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок опроса содержит триггер, генератор импульсов, элемент И и счетчик, причем единичный и нулевой входы триггера являются состветственно входом запуска и сброса блока, информационный вход триггера подключен к входу логи" ческого нуля устройства, прямой и инверсный выходы триггера соединены соответственно с первым входом элемента И и с входом сброса счетчика, суммирующий вход которого подключен к выходу элемента И, второй вход которого соединен с выходом генератора импульсов, информационные выходы счетчика являются группой выходов блока, выход переполнения счетчика подключен к тактовому входу триггера и является выходом блока, ! 4447 б9

14й4763

Составитель И.Кудряшев

Редактор А.Ревин Техред JI Олийнык Корректор Yi.Äåì÷èê

Заказ 6482/48 Тираж 704

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4