Многоканальное устройство для обмена данными между модулями вычислительной системы

 

Изобретение относится к области вычислительной техники и может быть использовано в многомашинных и многопроцессорных вычислительных системах с магистральной структурой, осуществляющих обработку болыпих потоков дан- .ных. Цель предлагаемого изобретения - расширение функциональных возможностей устройства бесконфликтного обмена информацией между абонентами вычислительной системы по двум общим магистралям . Цель достигается тем, что устройство содержит М каналов (по числу вычислительных модулей в системе), каждый канал содержит два блока памяти и блок приоритета. Каждый из каналов может осуществлять ввод-вьшод информации с любой из двух свободных магистралей. 4 ил.

СОЮЗ СОВЕТСНИХ

СО14ИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 С 06 F 13/14 15/16

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ГЕ -,;, H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ч (21) 4257061/24-24 (22) 15.04.87 (46) 15. 12.88. Зюп. ф 46 (7?) В.Е.Климнюк, В.И.Ковбаса и С.Ç.Куракин (53) 681.325 (088.8) (56) Авторское свидетельство СССР

¹ 1223239, кл. G 06 F 13/36, 1984.

Авторское свидетельство СССР №,f256037, кл. G 06 F 13/14,- 1985. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

ОБМЕНА ДАННЫМИ МЕЖДУ МОДУЛЯМИ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к области вычислительной техники и может быть использовано в многомашинных и много„„SU„„1444796 A 1 процессорных вычислительных системах с магистральной структурой, осущест вляющих обработку больших потоков дан,ных. Цель предлагаемого изобретения— расширение функциональных возможностей устройства бесконфликтного обмена информацией между абонентами вычислительной системы по двум общим магистралям. Цель достигается тем, что устройство содержит М каналов (по числу вычислительных модулей в системе), каждый канал содержит два блока памяти и блок приоритета. Каждый из каналов может осуществлять ввод-вывод информации с любой из двух свободных магистралей. 4 ил. 1444796

Изобретение относится к области вычислительной техники и может быть использовано в многомашинных и многопроцессорных вычислительных системах с магистральной структурой.

Цель изобретения — расширение функциональных возможностей устройства.

На фиг. 1 представлена структурная 10 схема устройства; на фиг. 2 - структурная схема блока приоритета; на фиг. 3 — структурная схема генератора импульсов; на фиг. 4 " пример выпол" нения формирователя импульсов. 15

Устройство содержит каналы 1, -i (количество которых равно количеству модулей вычислительной системы), каждый из которых содержит четыре триггера 2-5, два элемента НЕ 6,7, четы- 20 ре элемента 8-11 задержки,, блок 12 приоритета, генератор 13 импульсов, два блока 14, 15 буферной памяти, четыре счетчика 16-19, две схемы 20, 21 сравнения, десять элементов И 22- 25

31, элемент И-ИЛИ 32, блок 33 элементов И-ИЛИ, четыре блока 34-37 элементов И, четыре элемента И-НЕ 38-41, два дешифратора 42, 43,два формирователя 44, 45 импульсов, шесть элементов ИЛИ 46-51, первый вход 52 опроса какала, первый выход 53 опроса канала, второй вход 54 опроса канала, второй выход 55 опроса канала, выход

56 сигнала разрешения выдачи, вход

57 сигнала-выдачи канала, информационный вход 58 канала, информационный вь ход 59 канала, вход 60 сигнала разрешения запроса канала, в ь ход,61 сиг нала прерывания канала, вход 62 сигнала запроса ка- 40 нала, первую линию 63 опроса устройства, вторую линию 64 опроса устройства, первый вход 65 стробирования устройства, второй вход 66 стробирования устройства, первый выход 67 45 ответа устройства, второй выход 68 ответа устройства, первый выход 69 запрета устройства, второй выход 70 запрета устройства, первый вход 71 данных устройства, первый вход 72 ад- 50 реса устройства, второй вход .73 данных устройства, второй вход 74 адреса устройства.

Блок 12 приоритета (фиг.2) содержит два элемента И 75, 76, два элемента И-НЕ 77, 78, один элемент 79 задержки.

Элементы устройства (фиг. 1) соеди" нены следующим образом, В каждом канале выход элемента И 22 соединен с входом установки триггера 2, прямой выход которого соединен с первым входом элемента ИЛИ 46, выход элемента 8 задержки соединен с первым входом элемента И 23, выход которого соединен с запускающим входом генератора 13 импульсов, выход элемента 9 задержки соединен с первым входом элемента И 24, выход которого соединен с первым входом 65 стробирования устройства, выход элемента ИЛИ 47 соединен с входом сброса триггера 2, инверсный выход которого соединен через первый выход 69 запрета устройства с первым инверсным входом элемента И 22, вторые входы элементов

ИЛИ 46, 47 M-го канала 1 соединены через первую линию 63 опроса с выходом элемента ИЛИ 46 (M-1)-го канала

1, выход элемента И 25 соединен с входом счетчика 16, входом записи блока 14 буферной памяти и входом установки триггера 3, прямой и инверсный выходы которого соединены соответственно с первыми входами элементов И-НЕ 38, 39,выход элемента И"НЕ 38 соединен с вторым входом элемента

И 25 и с выходом 56 сигнала разрешения выдачи модуля, первый вход элемента И 25 соединен с входом 57 сигнала выдачи канала, первый вход эле 1мента И 26 соединен с выходом генератора 13 импульсов, а вьгход-с входом сброса триггера 3, входом считывания блока 14 буферной памяти и входом счетчика 17, группа выходов которого соединена с входом адреса считывания блока 14 буферной памяти и с первой группой входов схемы 20 сравнения, вторая группа входов которой соединена с группой выходов счетчика 16 и с входом адреса записи блока 14 буферной памяти, информационный вход которого соединен с информационным входом устройства, выход схемы 20 сравнения соединен с вторыми входами элементов И-НЕ 38, 39, выход элемента И-НЕ

39 соединен с прямым входом элемента И 22 и инверсным входом элемента

ИЛИ 47 и вторым входом элемента И 26,, выход элемента И 27 соединен с входом счетчика 18,r входом 15 считывания буферной памяти и входом сброса триггера 4, прямой и инверсный выходы которого соединены соответственно с первыми входами элементов И-НГ 40, 41, выход элемента И-НЕ 41 соединен с выЛ

Ф / / /

1-/ / ходом 60 сигнала разрешения запроса модуля и с первым входом элемента

И 27, второй вход которого соединен с входом 62 сигнала запроса модуля, группа выходов счетчика 18 соединена с входом адреса считывания блока 15 буферной памяти и первой группой входов схемы 2 1 сравнения, выход которой соединен с вторыми входами элементов

И-НЕ 40, 41, выход элемента И-НЕ 40 соединен с выходом 6 1 сигнала прерывания канала, группа выходов счетчика 19 соединена с второй группой входов схемы 2 1 сравнения и с входами адреса записи блока 15 буферной памяти, информационный выход которого соединен с информационным входом модуля, выход Формирователя 45 импульсов соединен с первым выходом 67 ответа устройства, информационный и стробирующий входы дешифратора 42 соединены соответственно с первым входом 72 адреса и первым входом 65 стробирования устройства, вход эле- /Ь мента 10 задержки соединен с выходом элемента И-HE 39, а выход — с прямым входом элемента И 28 и с инверсным входом элемента ИЛИ 48, выход которого соединен с входом сброса тригге- ЗО ра 5, инверсный выход которого соединен через второй выход 70 запрета устройства с первым инверсным входом элемента И 28, второй инверсный вход которого соединен с прямым выходом триггера 2, выход элемента И 28 соединен с входом установки триггера 5, прямой выход которого соединен с первым входом элемента ИЛИ 49, с первым входом элемента И 29, с первым входом

4А элемента И-ИЛИ 32, с вторым инверсным входом элемента И 22 и с первым входом элемента ИЛИ.50, второй вход которого соединен с прямым выходом триггера 2, первым входом элемента

ИЛИ 46, вторым входом элемента И 30 и вторым входом элемента И-ИЛИ 32, выход элемента ИЛИ 50 соединен с входом Ълемента 8 задержки и с вторым входом элемента И 23, прямой вход элемента ИЛИ 48 и второй вход элемента ИЛИ 49 M-го канала соединены с выходом элемента ИЛИ 49 (M-1)-го канала через вторую линию 64 опроса, вторые входы элементов И 29, 30 соединены с выходом генератора. 13 импульсов, выход элемента И 30 соединен с входом элемента 9 задержки, вторым входом элемента И 24 и управляющими

<) 6

4 входами блоков 34, 36 элементов И, выход элемента И 29 соединен с вторьп. входом элемента И 31, управляющими входами блоков 35, 37 элементов И и входом элемента 11 задержки, выход которого соединен с первым входом элемента И 31, выход которого соединен с вторым входом 66 стробирования устройства, третий и четвертый входы элемента И-ИЛИ 32 соединены соответственно с первым 67 выходом и вторым

68 выходом ответа устройства, а вы-. ход — с управляющим входом генератора

t3 импульсов, инФормационные входы блоков 34, 35 элементов И соединены с второй группой информационных выходов блока 14 буферной памяти, а выходы — соответственно с первым и вторым входами 72, 74 адреса устройства, информационные входы блоков 36, 37 элементов И соединены с первой группой информационных выходов блока 14 буферной памяти, а выходы — соответственно с первым 71 и вторым 73 входами данных устройства, информационный и стробирующий входы дешифратора

43 соединены соответственно с вторым входом 74 адреса и вторым входом 66 стробирования устройства, а выход— с вторым входом блока 12 приоритета, первый вход которого соединен с выходом дешифратора 42, управляющий вход — с выходом элемента И-НЕ 40, первый выход — с первым входом элемента ИЛИ 51, первым управляющим входом блока 33 элементов И-ИЛИ, входом формирователя 44 импульсов, второй выход — с вторым входом элемента ИЛИ

5t вторым управляющим входом блока

33 элементов И-ИЛИ, входом формирователя 45 импульсов, выход которого соединен с вторым выходом 68 ответа устройства, выход элемента ИЛИ 51 соединен с входом установки триггера

4, входом записи блока !5 буферной ! памяти и входом счетчика 19, первый и второй информационные входы блока

33 элементов И-ИЛИ соединены соответственно с первым 71 и вторым 73 входами данных устройства, а выход — с информационным входом блока 15 буферной памяти.

В каждом блоке 12 приЬритета элементы соединены следующим образом.

Управляющий вход блока 12 приоритета соединен с первыми входами элементов

И 75, 76, второй вход элемента И 75 соединен с первым входом блока 12

5 144 приоритета и прямым входом элемента

И-НЕ 78, инверсный вход которого соединен с вторым выходом бло» а 12 приоритета, выходом элемента 79 задержки и первым входом элемента 77 И-HE второй вход которого соединен с вторым входом блока 12 приоритета и вторым входом элемента И 76, а выход — с третьим входом элемента И 75, выход элемента И-НЕ 78 соединен с третьим входом элемента И 76, выход которого соединен с входом элемента 79 задержки, выход элемента И 75 соединен с первым выходом блока 12 приоритета.

Генератор 13 импульсов содержит (фиг.3) формирователь 80 импульсов, элемент И 81, элемент ИЛИ 82, триггер

83, два элемента 84, 85 задержки.

Формирователи 44, 45, 80 импульсов содержат элемент 86 задержки, элемент

ЙЕ .87, элемент И 88 (фиг.4).

В каждом канале информационные вход 58 и выход 59 каналов 1, а также выход 56 сигнала разрешения выдачи, вход 57 сигчала выдачи, выход 60 сигнала разрешения запроса,. выход 6 1 сигнала прерывания, вход 62 сигнала запроса подключаются к одному модулю (источнику запросов на обмен данных), входящему в вычислительную систему.

Триггеры 2 предназначены для формирования сигнала запрета на первом выходе 69 запрета после выбора наиболее приоритетного канала 1 перед об меном данными через первый вход 71 данных и захвата первой магистрали этим каналом на время обмена данными.

4796

10

Триггеры 3, 4 предназначены для запомина»»ия режима, в котором производится обращение к блокам 14 и 15 буферной памяти.

Триггеры 5 предназначены для формирования сигнала запрета на втором выходе 70 запрета после выбора наиболее приоритетного канала 1 перед обменом данными через второй вход 73 данных и захвата второй магистрали этим каналом на время обмена данными.

Блоки 14 и 15 буферной памяти предназначены для временного хранения данных, которые cooTBpòñòâå.ííî выдаются и принимаются через первый и второй входы 71, 73 данных, причем ячейки памяти блока 14 имеют дополнительные разряды для хран<.ипя адреса модуля, которому предиазиа-тены данные. рп

Jf 30

:35

Блоки 14, 15 являются двухапресной памятью, могут быть выполнены, например, на БИС типа KP 1802 ИР1 и состоят из двух каналов записи-считывания. При этом один из каналов используется для записи, а другой для считывания данных.

Счетчики 16-19 предназначены для указания адресов, по которым производится запись (считывание) данных в каждом из каналов памяти блоков 14 и

15. После очередного обращения к одному из каналов памяти блоков 14 и 15 соответствующий счетчик увеличивает свое состояние на единицу. Достигнув максимального значения, равного количеству ячеек в блоке буферной памяти„ счетчик после следующего обращения устанавливается в нулевое состояние (т.е. счетчики 16-19 работаю", циклически), Схема 20 сравнения вырабатывает сигнал совпадения при равенстве содержимых счетчиков 16 и 17, а схема

21 сравнения — при равенстве содержимых счетчиков 18 и 19. Дешифраторы

42 и 43 предназначены для дешифрации адресов, выдаваемых соответственно на первый и второй входы 72, 74 адреса, причем в каждом из каналов задействованы только выходы дешифраторов

42 и 43, соответствующие номеруканала. Остальные выходы дешифраторов 42, 43 в каналах не используются.

Устройство работает следующим образом.

Первоначально триггеры 2-5, счетчики 16-19 находятся в нулевом состоянии.

При необходимости выдачи данных источник информации анализирует состояние выхода 56 своего канала 1. В начальном состоянии, так как содержимое счетчиков 16 и 17 равно нулю, а триггер " находится в нулевом состоянии, на выходе 56 с помощью элемента И-НЕ

38 устанавливается единичный сигнал, который свидетельствует о наличии» свободных ячеек в блоке 14 буферной памяти. При наличии на выхопе 56 канала источника единичного сигнала источник выдает на ахоп 57 сигнал

"13ьдача", который через элемент И 25 поступает на вход счет п»ка 16, вход записи блока 14 буферной памяти и единичный вход триггера 3. Пяли Ic. »» адрес приемника, клторм.ч о;иi Il;.I..äназначены, через инфо ьл1II .:III III и -,оп

7 1444

58 записываются параллельным кодом в ячейку памяти блока 14, адрес которой определяется содержимым счетчика

16 (при первом обращении — в нулевую ячейку). По заднему фронту сигнала

"Выдача" счетчик 16 увеличивает свое состояние на единицу, а триггер 3 устанавливается в единичное состояние. После этого источник либо перехо-0 дит к выполнению основной программы, либо аналогичным образом заносит адрес и данные в следующую ячейку памяти блока 14.

Так как содержимое счетчиков 16 и 15

17 стало различным, то на выходе схемы 20 сравнения появится нулевой сигнал, а на выходе элемента И-НЕ 39— единичный сигнал, который свидетельствует о наличии требования на захват 20 магистрали для обмена данными.Единичный же сигнал на выходе элемента И-НЕ

38 сохраняется. Единичный сигнал с выхода элемента И-НЕ 39 через элемент

И 22, поскольку на его инверсные вхо- 5 ды поступают нулевые потенциалы с первого выхода 69 запрета и с единичного выхода триггера 5, устанавливает триггер 2 в единичное состояние. При этом с помощью элемента НЕ 6 на пер- 30 вом выходе 69 запрета устанавливается сигнал запрета, который, поступая на инверсные входы элементов И 22, блокирует дальнейшую регистрацию запросов в каналах 1 на захват первой магистрали передачи данных. За это время на триггерах 2 других каналов

1 могут быть также зафиксированы требования на обмен данными.

С этого момента начинается выбор 40 старшего по приоритету запроса, в результате которого останется в единичном состоянии триггер 2 в канале, имеющем наивысший приоритет из всех затребовавших магистраль для обмена 45 (приоритет канала уменьшается с увеличением его номера, т.е. первый канал имеет наивысший приоритет). Триггеры. 2 устанавливаются в нулевое состояние с помощью сигнала опроса, который формируется на первом выходе 53 опроса старшего по приоритету канала

1 (из числа затребовавших магистраль) и через первую линию 63 опроса поступает на первый вход 52 опросасоседнего канала 1 (с меньшимприоритетрм),который через элемент ИПИ 47 устанавливает в нулевое состояние триггер 2 и одновременно через элемент ИЛИ 46 посту796 8 пает на первый выход 53 опроса этого канала и т.д., пока не сбросятся триггеры 2 всех каналов более низкого приоритета. Единичный сигнал с выхода триггера 2 через элемент ИЛИ 50 поступает на вход элемента 8 задерж" ки, котооый соабатывает после окончания переходных процессов при выборе старшего по приоритету запроса, и на выходе элемента И 23 в наиболее приоритетном канале 1 появляется единичный сигнал, который свидетельствует о разрешении выдачи данных в магистраль. Этот сигнал поступает на запускающий вход генератора 13 импульсов.

Генератор 13 импульсов (фиг.3) работает следующим образом.

Единичный сигнал с запускающего входа поступает на вход формирователя

80 импульсов, который вырабатывает одиночный импульс, устанавливающий через элемент ИЛИ 82 триггер 83 в единичное состояние. Единичный сигнал с прямого выхода триггера 83 поступает на выход генератора 13 импульсов и присутствует там до тех пор, пока на управляющий вход генератора 13 импульсов не поступит единичный импульс, который с управляющего входа генератора 13 поступает через элемент 85 задержки, время задержки которого рассчитывается равным времени, достигаемому для записи данных в блок

15 буферной памяти канала-приемника, на вход сброса триггера 83, устанавливая его тем самым в нулевое состояние. Нулевой сигнал с выхода триггера 83 поступает на выход генератора

13 импульсов и присутствует там до тех пор, пока импульс с выхода элемента 85 задержки не пройдет через элемент 84 задержки, рассчитанный на ! время задержки, равное времени записи данных в блок 15 буферной памяти канала-приемника. Импульс с выхода элемента 84 задержки поступает на первый вход элемента И 81 и, если на втором входе элемента И 81 присутствует единичный сигнал с запускающего входа генератора 13, через элемент

ИЛИ 82 устанавливает триггер 83 в единичное состояние, устанавливая тем самым снова единичный сигнал на выходе генератора 13. Единичный сигнал с выхода генератора 13 импульсов через элемент И 26 поступает на вход разрешения считывания блока 14 буферной памяти, вход счетчика 17 и нуле10

9 144479 вой вход триггера 3 и через элемент

И 30 — на управляющие входы блоков элементов И 34, 36. По сигналу считывания данные и адрес приемника выда5 ются через блоки элементов 36 и 34 соответственно на первый вход 71 данных и на первый вход 72 адреса. Через время задержки элемента 9 задержки, рассчитанное на максимальное время распространения сигнала в шинах, на выходе элемента И 24 появится единичный сигнал, поступающий через первый .вход 65 стробирования на входы стробирования дешифраторов 42 всех каналов °

Таким образом, канал 1, имеющий наивысший приоритет на выдачу информации, начал выдачу информации каналу

30

1 — приемнику через первый вход 71 данных и первый вход 72 адреса.

Поскольку в это время в остальных каналах 1 также могут присутствовать единичные сигналы на выходах элементов И-НЕ 39, свидетельствующие о на- 25 личии требований на захват магистрали, то эти единичные сигналы поступают через элемент 10 задержки на первый прямой вход элемента И 28, на второй прямой вход которого поступает единичный сигнал с нулевого выхода триггера 2, а на инверсный его вход — нулевой сигнал с второго выхода 70 запрета. Поскольку в несколЪких каналах 1 триггеры 5 могут быть установлены в единичное состояние, то среди этих каналов также осуществляется выбор старшего по приоритету запроса, в результате которого в единичном состоянии останется триггер 5, 40 имеющий наивысший приоритет из числа каналов, продолжающих добиваться доступа к магистрали. Триггеры 5 всех остальных каналов будут установлены в нулевое состояние с помощью сигнала опроса, который формируется на втором выходе 55 опроса старшего по приоритету канала .и чеоез вторую линию 64 опроса поступает на второй вход 54 опроса канала 1 с меньшим приоритетом и через элемент ИЛИ 48 сбрасывает триггер 5 и одновременно через элемент ИЛИ 49 поступает на второй выход 55 опроса этого канала и т.д.,пока не сбросятся триггеры 5 всех 55 каналов более низкого приоритета .Еди- . ничный сигнал с выхода триггера 5 через элемент ИЛИ 50 поступает на вход элемента 8 задержки, который срабатывает после окончания переходных процессов при выборе старшего по приоритету запроса, и на выходе элемента

И 23 в наиболее приоритетном канале

1 из числа продолжающих добиваться доступа к магистрали появляется единичный сигнал, который свидетельствует о разрешении выдачи данных в магистраль. Этот сигнал поступает. на запускающий вход генератора 13 импульсов, на выходе которого появляется единичный сигнал, который через элемент И 26 поступает на вход разрешения считывания блока 14 буферной памяти, вход счетчика 17 и нулевой вход триггера 3 и через элемент И 29 поступает на управляющие входы блоков

35, 37 элементов И. По сигналу считывания данные и адрес приемника выдаются через блоки 37, 35 элементов И соответственно во второй вход 73 данных и во второй вход 74 адреса. Чере=время задержки элемента 11 задержки, рассчитанное на максимальное время распространения сигнала в шинах, на выходе элемента И 31 появится единичный сигнал, поступающий через второй вход 66 стробирования на входы стробирования дешифраторов 43 всех каналов

На адресные входы дешифраторов 42 и 43 поступают адреса соответственно с первого 72 и второго 74 входов адреса. В канале-приемнике, адрес которого совпадает с адресом, переданным по первому входу 72 адреса, единичный сигнал с дешифратора 42 поступает на первый вход блока 12 приоритета. В канале-приемнике, адрес которого соответствует адресу, передаваемому на второй вход 74 адреса, единичныи сигнал с выхода дешифратора 43 поступает на второй вход блока 12 приоритета.

Блок 12 приоритета работает следующим образом.

На первом и втором входах блока 12 возможны следующие ситуации.

Единичный сигнал поступает.напервый ( вход блока 12. При этом нулевые сигналы на втором входе и втором выходе блока 12 через элемент И-НЕ 77 и единичный сигнал с управляющего входа блока 12 Разрешают прохождение единичного сигнала через элемент И 75 на первый вход блока 12.

Единичный сигнал поступает только на второй вход блока 12, При этом ну1 4444 левой сигнал с первого входа блока

12 через элемент И-НЕ 78 и единичный сигнал с управляющего входа блока 12 разрешают прохождение единичного сигнала через элемент И 76 на вход эле5 мента 79 задержки и через время задержки, рассчитанное на окончание переходных процессов после записи информации в блок 15 буферной памяти. 1о единичный сигнал появится на втором выходе блока 12. Единичные сигналы с второго выхода и второго входа блока

i2, поступая на элемент И-НЕ 77, запрещают прохождение единичного сигнала с первого входа блока 12 через элемент И 75.

Единичные сигналы поступают одновременно на первый и второй входы блока 12, а на втором выходе блока

12 присутствует нулевой сигнал. При этом нулевой сигнал с второго выхода блока 12 через элемент И-НЕ 77 совместно с единичным сигналом на управляющем входе блока 12 разрешают про- 25 тхождение единичного сигнала через элемент И 75 на первый выход блока 12.

Нулевой сигнал с второго выхода блока. 12, поступая на инверсный. вход элемента И-НЕ 78, запрещает прохожде- 3б ние единичного сигнала через элемент

И 76. Таким образом, при одновременном поступлении единичных сигналов на первый и второй входы блока 12 единичный сигнал появится только на

35 первом выходе блока 12.

Единичный сигнал с первого выхода блока 12 приоритета поступает на первый вход элемента ИЛИ 51, первый управляющий вход блока элементов И-ИЛИ

33 и на вход формирователя 44 импульсов, который вырабатывает одиночный импульс, поступающий на выход 67 ответа.

Если же единичный сигнал появился 45 на втором выходе блока 12 приоритета, то он поступает на второй вход элемента ИЛИ 51, второй управляющий вход блокр элементов И-ИЛИ 33 и вход формирователя 45 импульсов, который вырабатывает одиночный импульс, поступающий на выход 68 ответа.

Единичный сигнал.с выхода элемента

ИШ1 51 поступает на вход разрешения записи блока 15 буферной памяти, вход счетчика 19 и единичный вход тригге- . р а 4. По сиг налу записи данные, установленные либо в первом входе 71 данных, либо во втором входе 73 данных

12 (в 3явис!мости От того етз какого входа осуществляется прием B fl àí íûé канал 1), через блок элементов И-ИЛИ

33 записываются в ячейку памяти блока

15 буферной памяти канала-приемника, адрес. которой определяется содержимым счетчика 19 (при первом обращении в нулевую ячейку). Импульс ответа с первого 67 или с второго выхода 68 ответа (в зависимости от того, в первый или второй входы 71, 73 данных канал-источник осуществляет выдачу информации) поступает через элемент

И-ИЛИ 32 на управляющий вход генератора 13 импульсов. Через время задержки, достаточное для записи данных в блок 15 канала-приемника, на выходе генератора 13 импульсов установится нулевой сигнал, устанавливая тем самым через элемент И 26 нулевой сигнал на входе разрешения считывания блока

14 буферной памяти, входе счетчика

17 и входе триггера 3. Счетчик 17 при этом увеличивает свое состояние на единицу, а триггер 3 переходит в нулевое состояние. Нулевой сигнал с выхода генератора 13 импульсов через элемент

И 24, если данный канал-источник осуществлял выдачу информации в первый вход 71 данных, устанавливается на первом входе 65 стробирования или через элемент И 31 если канал-источник

Ьсуществлял выдачу данных во второй вход 73 данных, устанавливается на втором входе 66 стробирования. Нулевые сигналы на входах 65, 66 стробирования запрещают дешифрацию адреса в дешифраторах 42, 43 каналов-приемников. При этом на первом или втором выходе блока 12 приоритета (в зависимости от того, из первого 71 или второго 73 входа данных осуществляется прием данных в канал-приемнйк) устанавливается нулевой сигнал. Тем самым запрещается прохождение данных через блок элементов И-ИЛИ 33 на информационный .вход блока 15 буферной памяти, Кроме этого, через элемент ИЛИ 51 нулевой сигнал устанавливается на входе разрешения записи блока 15 буферной памяти, входах счетчика 19 и триггера 4. Счетчик 19 увеличивает свое состояние на единицу, а триггер

4 устанавливается в единичное состояние. Таким образом, в канале-приемнике состояния счетчиков 18 и 19 стали различными, поэтому на выходе схемы

21 сравнения устанавливается нулевой

13 14447 сигнал, а на выходе элемента И-НЕ 41 устанавливается единичный сигнал, который свидетельствует о наличии данньм в блоке 15 буферной памяти. Этот сигнал поступает на вход элемента

И 27 и выход 60 сигнала разрешения ,запроса. Приемник информаций периоди чески анализирует состояние выхода

60 своего канала 1. При наличии на выходе 60 единичного сигнала приемник информации выдает на вход 62 сигнал "Запрос", который через элемент

И 27 поступает на вход разрешения считывания блока 15 буферной памяти, входы счетчика 18 и триггера 4, При этом данные из ячейки памяти блока 15, адрес которой определяется

1 состоянием счетчика 18 (при первом обращении — из нулевой ячейки), выда- 20 ются через информационный выход 59 в приемник информации. По заднему фронту сигнала "Запрос" счетчик 18 увели чивает свое состояние на единицу, а триггер 4 устанавливается в нулевое 25 состояние. В случае, если из,источника информации в блок 14 буферной па-. мяти канала-источника поступило несколько слов данных, предназначенных для передачи (причем адреса приемников могут быть различными), то содержимое счетчиков 16 и 17 после первой передачи остается различным. При этом на выходе схемы 20 сравнения присутствует нулевой сигнал, а на выходе

35 элемента И-НЕ 39 установлен единичный сигнал, который, поступая на инверсный вход элемента ИЛИ 47, не приводит к сбросу триггера 2. Аналогично про изводится работа источника, у которо- 40 го триггер 5 находится в единичном

4остоянии, а триггер 2 в нулевом.

При этом единичный сигнал с выхода элемента И-НЕ 39 проходит через элемент 10 задержки и, поступая на ин- 45 версный вход элемента ИЛИ 48, не приводит к сбросу триггера 5 в нулевое состояние. Так как триггер 2 (или триггер 5) канала-источника остается в единичном состоянии, то на запускающем входе генератора 13 импульсов сохраняется единичный сигнал и через время, достаточное для записи данных в блок 15 буферной памяти канала-источника на выходе генератора l3 им 55 пульсов вновь установится единичный сигнал и аналогичным образом будет осуществлена передача следующего слова данных в блок 15 буферной памяти

96 14, канала-приемника. В случае, если после передачи очередного слова данных содержимое счетчиков 16 и 17 оказывается одинаковым, на выходе схемы

20 сравнения появится единичный сигнал, а на выходе элемента И-НЕ 39 при условии, что триггер 3 находится в нулевом состоянии. т.е. производилось считывание из блока 14 буферной памяти, вырабатывается нулевой сигнал, свидетельствующий о том, что блок 14 буферной памяти пуст. Этот сигнал пройдет через инверсные входы элементов ИЛИ 47 и 48 и устанавливает триггер 2 или триггер 5 (в зависимости от того, какой иэ них был взведен в данном канале) в нулевое состояние. При этом через элемент HE 6 на первом входе 69 запрета устанавливается нулевой сигнал, если данный канал осуществлял выдачу данных в первый вход 71 данных или через элемент НЕ 7 устанавливается нулевой сигнал во второй вход 70 запрета, если данный канал осуществлял выдачу данных во второй вход 73 данных. Таким образом, разрешается производить захват магистрали другим источником.

В процессе обмена данными возможны следующие ситуации.

При выдаче данных из источника информации в канал 1 все ячейки блока

14 буферной памяти заняты. При этом содержкчое счетчиков 18 и 19 равно, т.е. на выходе схемы 21 сравнения присутствует единичный сигнал, а триггер 3 находится в единичном сос" тоянии (для этого производилась запись в блок 14 буферной памяти). В этом случае с выхода элемента И-НЕ

38 на вход элемента И 25 и на выход

56 выдается нулевой сигнал, запрещающий производить запись в блок 14, а с выхода элемента И-HE 39, выдается единичный сигнал, поступающий в качестве сигнала запроса на захват магистрали на вход элемента И 22 и вход рлемента 10 задержки.

При выдаче данных из блока 14 канала-источника в блок 15 канала-приемника все ячейки блока 15 буферной памяти заняты. При этом содержимое счетчиков 18 и 19 равно, т.е. на выходе схемы 21 сравнения присутствует единичный сигнал, а триггер 4 находится в единичном состоянии (до этого производилась запись в блок 15). В этом случае с выхода элемента И-HE 40

44796 16 системы по двум общим магистралям потребуется увеличение оборудования более чем в 2 раза.

15 !4 выдается нулевой сигнал, который поступает на управляющий вход блока 12 приоритета, запрещая появление единичного сигнала на выходах блоха 12 тем самым запрещая выдачу сигнала ответа с помощью формирователей 44, 45 и через элемент ИЛИ 51 запрещая производить запись в блок 15 буферной памяти. Нулевой сигнал с выхода элемента И-НЕ 40 поступает также через выход 61 в приемник информации. По этому сигналу приемник информации прерывает программу обработки данных и производит считывание данных, записанных в блоке 15 буферной памяти, путем выдачи сигнала "Запрос" на вход

62 канала-приемника. При этом с выхода элемента И-НЕ 41 на вход элемента

И 27 и выход 60 сигнала разрешения запроса выдается единичный сигнал.

Так как в первом случае возможны простои источников информации, а во втором случае осуществляется прерывание приемников информации, то это может привести к снижению производительности вычислительной системы. Поэтому емкость блоков 14 и 15 буферной памяти должна быть рассчитана таким образом, чтобы вероятность переполнения блоков 14 и 15 была достаточно мала.

Технико-экономическое преимущество предлагаемого изобретения по сравне HHIo с базовым прототип) заключается в том, что базовое устройство не позволяет осуществлять бесконфликтный обмен информацией между абонентами вычислительной системы по двум общим магистралям. Использование предлагаемого устройства позволяет осуществлять бесконфликтный обмен информацией между абонентами вычислительной системы по двум общим магистралям. Это существенно повышает функциональные возможности устройства, поскольку при использовании базового устройства для обеспечения обмена информацией между абонентами по двум общим магистралям потребуется использование двух каналов для обеспечения доступа одного абонента к двум магистралям, Кроме этого, необходимость разрешения конфликтных ситуаций при обмене по двум магистралям требует введения дополни-! тельного оборудования. Таким образом, при использовании базового устройства для обеспечения бесконфликтного обмена между абонентами вычислительной

Формула и з о б р е т е н и я

Многоканальное устройство для обмена данными между модулями вычислительной системы, содержащее М кана" лов, каждый из которых содержит три триггера, два блока буферной памяти, четыре счетчика, две схемы сравне-. ния, четыре элемента И-HE генератор импульсов, два элемента задержки, шесть элементов И, два элемента ИЛИ, первый элнмент НЕ, первый формирователь импульсов, первый дешифратор, причем в каждом канале выход первого элемента И соединен с входом установки первого триггера, прямой выход которого соединен с первым входом первого элемента ИЛИ, выход первого элемента задержки соединен с первым входом второго элемента И, выход которого соединен с запускающим входом генератора импульсов, выход второго элемента задержки соединен с первым входом третьего элемента И, выход которого соединен с первым входом стробирования устройства, выход второго элемента ИЛИ соединен с входом сброса первого триггера, инверсный выход которого соединен через первый элемент НЕ с первым выходом запрета устройства и с первым инверсным входом первого элемента И, второй вход первого и прямой вход второго элемента ИЛИ M-ro канала соединены через первую линию опроса с выходом первого элемента ИЛИ (М-1)-го канала, выход четвертого элемента И соединен с входом первого счетчика. входом записи первого блока буферной памяти и входом установки второго триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами первого и второго элементов

И-НЕ, выход первого элемента И-НЕ соединен с вторым входом четвертого элемента. И и с входом сигнала разрешения выдачи устройства, первый вход четвертого элемента И соединен с входом сигнала выдачи канала, первый вход пятого элемента И соединен с вы" ходом генератора импульсов, а выходс входом сброса второго триггера, входом считывания первого блока буферной памяти и входом второго счет17

14447 чика, группа выходов которого соединена с входом адреса считывания первого блока буферной памяти и с первой группой входов первой схемы сравнеI ния, вторая группа входов которой

5 соединена с группой выходов первого счетчика и с входом адреса записи первого блока буферной памяти, информационный вход которого является ин- 1р формационным входом устройства, выход первой смены сравнения соединен с вторыми входами первого и второго элементов И-НЕ, выход второго элемента И-НЕ соединен с прямым входом пер- 15 вого элемента И, инверсным входом второго элемента ИЛИ и вторым входом пятого элемента И, выход шестого элемента И соединен с входом третьего счетчика, входом считывания второго Zg блока буферной памяти и входом сброса третьего триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами третьего и четвертого элементов И-НЕ, выход 25 четвертого элемента И-HE соединен с входом разрешения запроса и с первым входом шестого элемента И, второй вход которого соединен с выходом запроса устройства, группа выходов тре- ЗО тьего счетчика соединена с входом адреса считывания второго блока буферной памяти и первой группой входов второй схемы сравнения, выход которой соединен с вторыми входами третьего и четвертого элементов И-НЕ, выход третьего элемента И-НЕ соединен с выходом сигнала прерывания канала, группа выходов четвертого счетчика соединена с второй группой входов дО второй схемы сравнения и с входом адреса записи второго блока буферной памяти, информационный выход которого является информационным выходом устройства, выход первого формирователя импульсов соединен с первым выходом ответа устройства, информационньщ и стробирующие входы первого дешифратора соединены соответственно с первыми входами адреса и стробирова- 50 ния устройства, о т л и ч а ю щ e— е с я тем, что, с целью расширения функциональных возможностей устройства, в каждый канал введены четвертый триггер, второй дешифратор, второй формирователь импульсов, четыре элемента ИЛИ, четыре элемента И, два элемента задержки, элемент И-ИЛИ, второй элемент HE четыре блока эле9б 18 ментов И, блок приоритета, блок элементов И-ИЛИ, причем в каждом канале выход второго элемента И-HE через третий элемент задержки соединен с прямым входом седьмого элемента И и с инверсным входом третьего элемента

ИЛИ, выход которого соединен с входом сброса четвертого триггера, инверсный выход которого соединен через второй элемент НЕ, с вторым вы1ходом запрета устройства и с первым инверсным входом седьмого элемента И, второй инверсный вход которого соединен с прямым выходом первого триггера, выход седьмого элемента И соединен с входом установки четвертого триггера, прямой выход которого соединен с первым входом четвертого элемента ИЛИ, с первымвходом восьмого элемента И, с первым входом элемента И-ИЛИ, с вторым инверсным входом первого элемента И и с первым входом гятого элемента ИЛИ, второй вход которого соединен с прямым выходом первого триггера, первым входом первого элемента ИЛИ, первым входом девятого элемента И и вторым входом элемента И-ИЛИ,выход пятого элемента ИЛИ соединен с первым и через первый элемент задержки с вторым входами второго элемента И, прямой вход третьего и второй вход четвертого элемента ИЛИ M-го канала соединены через вторую линию опроса с выходом четвертого элемента ИЛИ (М- t)-го канала, выход генератора импульсов соединен с вторыми входами восьмого и девятого элементов И, выход девятого элемента И соединен с первым и через второй элемент задержки с вторыМ входами третьего элемента И, а также с управляющими входами; первого и третьего блоков элементов

И, выход восьмого элемента И соединен с вторым входом десятого элемента И, управляющими входами второго и четвертого блоков элементов И и через четвертый элемент задержки с первым. входом десятого элемента И, выход которого соединен с вторым входом стробирования устройства, третий и четвертый входы элемента И-ИЛИ соединены соответственно с первым и вторым выходами ответа устройства, а выход — с управляющим входом генератора импульсов, информационные входы первого и второго блоков элементов

И соединены с второй группой инфор20

19

1444796

10 мационных выходов первого блока буферной памяти,а выходы - соответственно с первым и вторым входами адреса устройства, информационные входы третьего и четвертого блоков элементов И соединены с первой группой информационных выходов первого блока буферной памяти, а выходы — соответственно с первым и вторым входами данных устройства, информационный и стробирующий входы второго дешифратора соединены соответственно с вторыми входами адреса и стробирования устройства, а выход — с вторым входом блока приоритета, первый вход

,которого соединен с выходом первого дешифратора, управляющий вход — с выходом третьего элемента И-НЕ, первый выход — с первым входом шестого эле мента ИЛИ, первьг4 управляющим входом блока элементов И-ИЛИ, входом первого формирователя импульсов, второй выход — с вторым входом шестого элемента ИЛИ, вторым управляющим входом блока элементов И-ИЛИ, входом второго формирователя импульсов, выход которого соединен с вторым выходом ответа устройства, выход шестого элемента ИЛИ соединен с входом установки третьего триггера, входом записи второго блока буферной памяти и входом четвертого счетчика, первый и второй информационные входы блока элементов

И-HJ5f соединены соответственно с первым и вторым входами данных устройства, а выход — с информационным входом второго блока буферной памяти.

1444 79б

Составитель,0, Грецкий

Техред А. Кравчук

Редактор О.Спесивых

Корректор И.Муска

Заказ 6507/49 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4