Система обработки нечеткой информации

 

Изобретение относится к вычислительной технике и может быть использовано при создании устройств обработки нечеткой информации в системах искусственного интеллекта при создании устройств параллельной обработки потоков данных. Целью изобретения является повышение быстродействия при обработке нечетких операндов. Система обработки нечеткой информации содержит регистр, команд, дешифратор , блок микропрограммного управления , регистр признаков, счетчик адреса команд, ОЗУ, АЛУ, коммутаторы, регистры, шинные формирователи операндов , группу элементов И, коммутатор адреса, блок управления коммутатора , блок управления шинными формирователями операндов, токовые ключи , блок управления переносом. Новым в устройстве является возможность не только параллельной обработки множества операндов, но и последовательной обработки, причем с динамическим изменением разрядности и количества потоков данных. 2 з.п. ф-лы, 6 ил. Ш (Л с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСОУБЛИН (11 4 С 06 Р !5/20

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /

И А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4235990/24-24 (22) 24.04.87 (46) 15.12.88. Бюл. й"-. 46 (72) А.Г. Алексенко, В.Б. Виноградов, А.И. Коночкин и М.С. Куприянов (53) 681.325(088.8) (56) Головкин Б.А. Параллельные вычислительные системы. М.: Наука, 1980, с. 313.

Майоров С.А., Новиков Г,И. Принципы организации цифровых машин. Л.:

Машиностроение, 1974, с. 338.

Борисов А.Н., Алексеев А.В. и др.

Модели принятия решения на основе лингвистической переменной. Рига, Знание, 1982, с.256; (54) СИСТЕМА ОБРАБОТКИ НЕЧЕТКОЙ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано при создании устройств обработки нечеткой информации в системах

„„SU„„1444803 A 1 искусственного интеллекта при создании устройств параллельной обработки потоков данных. Целью изобретения является повьппение быстродействия при обработке нечетких операндов.

Система обработки нечеткой информации содержит регистр, команд, дешифратор, блок . микропрограммного управления, регистр признаков, счетчик адреса команд, ОЗУ, АЛУ коммутаторы, регистры, шинные формирователи операндов, группу элементов И, коммутатор адреса, блок управления коммутатора, блок управления шинными формирователями операндов, токовые ключи, блок управления переносом. Новым в устройстве является воэможность не только параллельной обработки множества операндов, но и последовательной обработки, причем с динамическим изменением разрядности н количества потоков данных. 2 з.п. ф-лы, 6 ил.

1444803

Алгоритм работы системы для обработки нечеткой информации в общем виде представляет собой следующее.

5 Система предназначена для выполнения логических и арифметических команд над одиночными четкими числами и параллельно над множествами четких чисел и нечеткими числами. Под

10 нечетким числом понимается множество А =(ре(х), х>1, где рд x 10,Ijотображение множества в единичный отрезок (0,1)> и называется функцией принадлежности нечеткого множест;

15 ва А. Значение функции принадлежности " (Х) для элемента х 6 Х назы!

" 4 вается степенью принадежности. Интерпретация степени принадлежности является субъективной мерой того, на20 сколько элемент х 6Х соответствует понятию, смысл которого формализуется нечетким множеством А

В качестве примера рассмотрим нечеткое множество А, соответствующее, в рамках конкретной задачи, нечеткое а му числу 2:

А = О, 05/1, 7; 0,5/ 1, 8; 0,8/1,9; 1/20;

0,8/2,1, 0,5/2,2; 0,05/2,3 . Логические операции над нечеткими операн30 дами определяются как А х В = С, где А = jp., а,1 в = { е, ь; 1

А

С = jmax(p,, и.), а; Vb, (1) первый нечеткий операнд, второй нечеткий операнд, нечеткое множество — результат логической операции объединения (V) 40

С = (min (p;,P . ), а;А b>) нечеткое множество — результат логической операции пересечения (А) Блок 3 микропрограммного управления (фиг. 4) содержит коммутатор 33 адреса микрокоманды, счетчик 34 адреса микрокоманд, блок памяти 35,регистр 36 микрокоманд, коммутатор 37, триггер 38, генератор 39, пять элементов И 40-44, два элемента HE 45,46.

Блок 13 управления коммутаторами

55 (фиг. 6) содержит три дешифратора 4749, три элемента HE 50-52, три элемента И 53-55 у группу элементов ИЛИ

56 и элемент ИЛИ 57.

Изобретение относится к вычислительной технике и может быть использовано при создании устройств обработки нечеткой информации в системах искусственного интеллекта, при создании устройств параллельной об работки потоков данных.

Целью изобретения является повышение быстродействия при обработке нечетких операндов.

На фиг. 1 представлена структур— ная схема системы для обработки нечеткой информации;, иа фиг. 2-4 — струк турные схемы блоков управления шинными формирователями операндов, управления переносом„микропрограммного управления соответственно; на фиг.5временная диаграмма работы блока микропрограммного управления; на фиг. 6— структурная схема блока управления коммутаторами.

Система обработки нечеткой инфор— мации (фиг. 1) содержит регистр 1 команд, дешифратор 2, блок 3 микропрограммного управления, регистр 4 признаков, счетчик 5 адреса команд, оперативно-запоминающее устройство (ОЗУ) 6 и и арифметико-логических устройств (АЛУ) 7, и коммутаторов

8, п регистров 9, 2п шинных формирователей операндов 10, группу из и-1 элементов И !1, коммутатор 12 адреса, блок 13 управления коммутаторами, блок 14 управления шинными формирователями операндов, три токовых ключа 15-1? и блок 18 управления переносом °

Блок 14 управления шинными формирователями (фиг. 2) содержит три дешифратора 1 9-21, группу из п элементов ИЛИ 22, три элемента И 23-25 . и три элемента HE 26-28, Блок 18 управления переносом (Фиг ° 3) содержит два элемента И

29-30 и два элемента ЙЕ 31, 32.

Рассмотрим выполнение логической операции объединения.

Пусть задан нечеткий операнд А =

А га)

В = (b

1444803

Л В Л 6 Л 8 щах(1и f,Р,) уа1 „ max(Ills, Illz)а.,1,. max(Pln,/и„) an

Таким образом, логическая функция объединения нечетких операндов представляет собой позлементный max функа цией принадлежности на всей области определения нечетких операндов.

Арифметические операции под нечеткими числами определяются как

C = (max(min(fI;fI;), а; а bff (2) min(a s )a, + b,; ш1П(рл п )а, + Ь,... min(p,p „)a(+ b т1п(ц $ )а + b min((I1 п )а + Ь;... min(rö tfl, )а + Ь„; (3) min(p"Ä p )а„+ Ь,; min(p"„p,)аь + Ь, щ1n(p.р)a. + "" = а — а = а -а = ... =а -а = Ь -Ъ = Ъ вЂ” Ь =... Ь -Ь (4)

z и n f 1 Ъ г. и H-1 ° межуточные значения в множестве, заданном с меньшим шагом.

Тогда, опираясь на выражение (4) з0 и анализируя матрицу (3)гимеем:

I а + Ь| =(а,+6) + Ь,= а,. +(Ь, + g) = а, + Ь, аэ + Ь, = а + Ь = а, + Ьэ, а4 + Ь, =. аэ + Ь = а, + Ьэ = а, + Ь„.

Ф ° ° относящиеся к одной и той же области определения, т.е.

min(pÄ pÄ)

min(tilzzPs ) min()f, р ) ш1П(, р, ) miri(pa", р,) min(p р ) min(JU 0 ) л (э

min (fh„p ) mminn(y „p ) max

min (Ю„pg„) ш1п(ш„(ц, ) 1

max

max

max

max

max

CC

),(а +Ь ),(а +Ь ),..., (a„+b ) .. ройство, разработан на основе выра., жения (5) .

Предположим, что все нечеткие операнды, участвующие в операции, задаЭто требование выполнимо, т. к. если 5 А 4 В, то нечеткое множество, заданное с большим шагом, можно доопределить или выбросить проМодифицируя матрицу (3) так, чтобы в одном столбце находились значения искомого нечеткого множества, I (! е I

В соответствии с формулой (2) максимумы, взятые по столбцам матрицы (5) дадут значение функции принад(а < +Ь, ), (а, +Ь ),..., (а, +Ь,„

Алгоритм выполнения арифметических операций сложения и вычитания, который реализует представленное уст- г

Рассмотрим выполнение операции сложения. Пусть задано нечетное множество А = (afy,,....,a„p„) и нечеткое множество Б (Ь,pfs,...,b„p„), тогда в соответствии с формулой (2) для каждой пары значений из области определения нечетких множеств запишем:

I ны на области определения с одинаковым шагом, т.е.

I лежности искомого нечеткого множества С соответственно в точке ;

14448

10 жеств, причем не только командами параллельной обработки множеств, но и командами последовательной.обработки 4- 8 в и 16-разрядных опе- 15

1 рандов.

Рассмотрим работу данного устройства на примере выполнения команды параллельной обработки множества операндов. Пусть эта команда находится 20 в регистре 1 команд. Код операции команды и признак параллельной обработки через дешифратор 2 подаются в блок

3 микропрограммного управления, в котором осуществляется либо запись ад— реса микрокоманды, либо к адресу прибавляется единица, т.е. вырабатываются два из управляющих сигнаЛа, сигнал записи в регистры 9.1 9,п и записи в регистр 4 признаков, строби- 30

1 рующиеся тактовой частотой, что дает возможность формировать строб записи в последовательно идущих микрокомандах.

Управляющие сигналы микрокоманды настраивают коммутатор 1 2 адреса так, что адрес первого операнда поступает на второй вход оперативного запоминающего устройства 6, на первый вход которого поступает код, задающий ре- 40 жим Чтение". В результате этого на первых 4-х выходах оперативного запоминающего устройства 6 появляется считанное слово. Каждый из и выходов четырехразрядный, таким образом, разрядность считанного слова равна

4w. Считанное слово поступает на вторые входы АЛУ 7.1,...,7.n„ которые управляющим сигналом У5 настраиваются на пропуск операнда с второго входа на выход без изменения. Далее операнд через коммутаторы 8.1,..., 8.п по переднему фронту управляющего сигнала У6 записывается в регистры

9.1,...,9.п. На этом заканчивается заполнение первой микрокоманды.

В блок 13 управления коммутаторами в этом режиме на вход формирования кода из поля микрокоманды поДалее во второй микрокоманде вто— рая часть адреса второго операнда

45 считывается из регистра 1 команд и через коммутатор 12 адреса поступает на адресный вход оперативного запоминающего устройства 6. Второй операнд по управляющему сигналу

"Чтение" (У4) считывается из ОЗУ и поступает на входы АЛУ 7.1,;,7.п, АЛУ выполняют команды, заданные кодом операции, и на их выходах появляется результат, который через

55 коммутаторы 8.1 ...8.п поступает на

Э вход регистров 9.1,...,9.п и по переднему фронту управляющего сигнала записи У6 записывается в регистры.

Вначале параллельно производится поиск min IIo строкам соответственно за и команд, а затем эа и команд параллельно выполняется операция Шах

1 между строками со сдвигом результата влево на одно значение функции принадлежности после каждой операции

max. Описанный алгоритм позволяет реализовать арифметические операции сложения и вычитания нечетких мно03 6 ступает признак последовательной обработки операндов, так как мы рассматриваем команду параллельной обработки, то этот признак равен нулю.

В единичном состоянии он появляется в поле микрокоманды только при необходимости сформировать на выходах l,...,n блока 13 управления коммутаторами кода 11, по которому коммутаторы 8.1...,,8,п настраиваются на пропуск информации АЛУ 7.1,..., 7.п без изменения.

При заполнении параллепьных шах/

/min операций на выходах блока 13 управления коммутаторами формируется код Ol, по которому коммутаторы

8.1,...,8.п настраиваются на пропуск ,информации с выхода оперативного запоминающего устройства. При формировании на выходах блока !3 управления коммутаторами кода 00 коммутаторы

8.1,...8.п пропускают информацию АЛУ с номером на единицу большим, т.е. происходит сдвиг информации на четыре разряда влево.

Каждое АЛУ формирует выходной сигнал, равный 1, при выполнении операции А-В-1, если операнд В ) А.

Таким образом, если операнд, õðàнимый в регистрах 9.$,,,.9.п и поступающий на входы второго операнда (входы В) АЛУ 7.1,...7.п больше,чем операнд поступающий на вторые входы

1 первого операнда АЛУ из оперативного запоминающего устройства 6 (сравнение осуществляется потетрадно), то происходит блокировка записи информации в регистры 9.1,...9.п.

Количество и разрядность обрабатываемьм операндов зависит от того, между какими тетрадами АЛУ будут раз решены переносы.

Блок 18 управления переносом анализирует старшую часть поля адреса операнда в команде. Если старший раз ряд равен нулю, блок 18 управления формирует на выходах 1,2,3 коды 000 которые через элементы И 11.1,...

1l.п запрещают-переносы между всеми

АЛУ т.е. сформировано и 4-разрядных потоков данных. Если старший разряд первой части адреса равен единице, а второй нулю, то блок 18 управления переносом формирует на выходах 1, 2 и 3 код !00, что обеспечивает разрешение переноса между парами АЛУ.

Таким образом, сформировано и/2

8-разрядных потоков, т.е. имеется во можность из поля команды управлять структурой обрабатываемых данных.

В следующей, третьей микрокоманде результат операции записывается по адресу одного из операндов в оперативное запоминающее устройство 6.

Таким образом, за три микрокоманды б ла выполнена команда параллельной об работки и-разрядных слов.

Устройство выполняет еще два типа параллельных операций: сдвиг и max/

/min. Операции типа сдвига отличаются от выполпения описанной команды тем, что в любой из микрокоманд результат операции с выхода АЛУ пересылается на коммутатор с номером на единицу меньшим, чем номер АЛУ, т.е. осуществляется циклический сдвиг влево на четыре разряда.

Операции max/min отличаются от вы полнения первой описанной команды тем, что, на АЛУ из поля микрокоманды подается функция сравнения. Один операнд, считанный из ОЗУ, подается на входы первого операнда (А) АЛУ

7.1,...,7.п на входы второго операн да (В)которых подается другой операнд, считанный в регистры 9.1,..., 9.п в первой микрокоманде,АПУ 7.1...

7.п вырабатывают сигнал сравнения, который поступает на входы регистров

9.1,...,9.п и,блокирует запись, если операнд В А. В противном случае блокировки записи не будет. Блок 13 управления коммутаторами формирует код 01, который настраивает коммутаторы 8.1,...,8.п на пропуск информации ОЗУ. Таким образом, в .регистры

1444803 8

9.1,...,9.п будет записан наибольший из 2-х операндов. В третьей микрокоманде результат операции может быть загружен в оперативное запоминающее устройство 6. Операция min выполняется аналогично, но только с инверсными операндами.

Рассмотрим работу устройства при 0 последовательной обработке 4-,8- и

16-разрядных операндов.

Пусть в регистр 1 команд загружена команда, во втором поле которой присутствует признак последователь15 ной обработки, а в адресных полях заданы обе части адресов, т.е. в первой части адреса задана разрядность операнда и номер блока (условное деление памяти в зависимости от разряд20 ности) ОЗУ в котором он. находится, з- а во второй части адреса задано место операнда в блоке.

В первой микрокоманде вторая часть адреса первого операнда росту25 пает на вход коммутатора 12 адреса и с его выхода на вход ОЗУ 6. По управляющему сигналу 14 происходит счиы- тывание информации из ОЗУ 6 в блоки

АЛУ 7.1,...7.п, которые настроены

30 управляющим сигналом У5 на пропуск информации без модификации. Первая часть адреса первого операнда поступает в блок 14 управления шинными формирователями информации, в коЗ5 тором анализируются три старших разряда адреса. Если старший разряд равен 0, это значит, что обрабатываются 4-разрядные операнды. Если первый разряд равен 1, а второй О, 40 то обрабатываются 8-разрядные операнды. Если первый .и второй разряды равны 1, а третий равен О, это значит, что обрабатываются 16-разрядные операнды.

45 Блок 18 управления переносом, получив три первые разряда первой части адреса, формирует код управления токовыми ключами 15,16, 17, которые необходимы для размножения ., 50 операнда на всю магистраль.

Таким образом, считанный операнд поступает на входы всех коммутаторов 8.1,...,8.п (на каждую пару 4разрядных коммутаторов один и тот же

55 восьмиразрадный операнд).

Блок 13 управления коммутатора.ми анализирует первую часть адреса второго операнда. Признак последовательной обработки, поступающий из!

9 1444803 поля микрокоманды на вход блока 13 крывающий один из шинных формироватеуправления коммутаторами, разрешает лей операндов 10..п+1,..., !0.2п, коанализ трех старших разрядов первой торые и пропускают на вход регистра 4 части адреса. Процедура анализа 5 признаков логические условия выполаналогична описанной в блоке 14 уп- нения операции в АЛУ. По сигналу У1, равления шинными формирователями. В поступающему из блока 3 микропрограм результате анализа на выходах соот— много управления, условия записываютветствующей пары элементов ИЛИ 56,1,. ся в регистр 4 признаков. Поступая

56 п появляются логические единицы, )0 далее на вход блока 3 микропрограммВ результате анализа на выходах ного управления, они могут исполь1,...,n блока 13 управления коммута- зоваться для.организации ветвлении торами формируется код 10, на всех в программах.

В следующей третьей микрокоманде остальных выходах будет код 00. По!

5 информация из регистров 9.1,...,9.п учив эти управляющие коды, все комзаписывается в ОЗУ по второй части мутаторы 8.1,...,8.п пропускают на адреса второго операнда. выход информацию, поступившую с выНесмотря на то, что считывалось хода соседнего АЛУ, и только выбрани записывалось все n-разрядное сланая пара коммутаторов пропускает ин20,во, описанная процедура выполнения формацию с магистрали. Таким обкоманды позволила модифицировать разом, в результате выполнения пертолько один байт. вой микрокоманды первый операнд за—

9.1 Аналогично рассмотренной процедугружается в те из регистров 9. ре осуществляется последоватльная

9.п, в которых считывается второй обработка 4- и !6-разрядных операноперанд.

Во второй микрокоманде слово раздов. рядностью 4п считывается из 03У б и

Ф о р м у л а и з о б р е т е н и я поступает в АЛУ 7.1,...,7.п, а также

1. Система .обработки нечеткой инна коммутаторы 8.1,...,8.п, З0 формации, содержащая регистр команд

В считанном слове буде г байт, кодешифратор, регистр признаков, счетторый является вторым операндом, он чик адреса команд, блок микропропоступает на вход соответствующей граммного управления1 первое арифмепары АЛУ. тико-логическое устройство и операВ АЛУ выполняется операция, опреЗБ тивное запоминающее устройство, при" деляемая управляющим сигналом У5, чем выход кода операции регистра коподанным из блока микропрограммного манд соединен с входом дешифратора, управления. выход которого соединен с первым

Таким образом, коммутаторы 8.1, входом блока микропрограммного управ8,п в зависимости от кода, выработан 40 ления, первый выход которого соеди— ного блоком 13, пропускают результаr нен с входом записи регистра признаоперации некоторой пары коммутаторо ° ков, выход которого соединен с втоБлок 13 управления коммутаторами во рым входом блока микропрограммного второй микрокоманде получает из бло- управления, третий вход которого сока 3 микропрограммного управления сиг 45 единен с входом "Пуск" системы, налы, которые вырабатывают на выхода входы записи регистра команд и счетчиi.. .,n блока 13 код 01, по которому ка адреса команд соединены соответкоммутаторы 8.1,...,8.п пропускают ственно с вторым и третьим выходами считанное слово. Только для двух ком блока микропрограммного управления, мутаторов, чьи номера определены пер 50 четвертый и пятый выходы которого вой частью адреса второго операнда, соединены соответственно с входом будет выработан код 11, по которому чтения оперативного запоминающего результат операции проходит через устройства и входом разрешения рабокоммутатор и загружается по сигналу ты первого арифметико-логического записи в пару регистров из 9.1 ° ° °, 55 устройства, отличающаяся

9.п. тем, что, с целью повышения быстроБпок 13 управления коммутаторами действия при обработке нечетких one в этой же команде формирует на одн рандов, в него введены и регистров, из выходов ((и+1),...,2n) сигнал, от и коммутаторов, и-! элементов И, 44803

5

20

14

2п шинных формирователей операндов, и-1 арифметико — логических устройств, три токовых ключа, коммутатор адреса, блок управления коммутаторами, блок управления шинными формирователями операндов и блок управления переносом, причем адресный вход оперативного запоминающего устройства соединен с выходом коммутатора адреса, управляющий вход которого соединен с шестым выходом блока микропрограммного управления, пятый выход которого соединен с входом разрешения работы i-го арифметико-логического устройства (i = 2,..., п),вход первого операнда j-ro арифметикологического устройства (j = 1,...,n) соединен с j-м выходом оперативного запоминающего устройства и первым информационным входом j-го коммутатора, второй информационный вход которого соединен с первым выходом результата

j ãî арифметико-логического устройства и информационным входом j-го шинного формирователя операндов, управляющий вход которого соединен со- . ответственно с j ì выходом блока управления шинными формирователями операндов, первый, второй, третий и ! четвертый входы которого соединены с выходами соответствующих разрядов адреса регистра команд, а пятый вход — с выходом признака последовательной обработки операндов регистра команд, выход разрядов поля адреса которого соединен с первым информационным входом коммутатора адреса, второй информационный вход которого соединен с выходом счетчика адреса команд, вход сброса которого соединен с входом "Сброс" системы и четвертым входом блока микропрограммного управления, пятый вход которого соединен с выходом переноса и-го арифметико-логического устройства, k-й информационный вход оперативного запоминающего устройства (k = 3,...> n+2) соединен соответственно с входом второго j-ro арифметико-логического устройства и выходом j-го регистра, информационный вход которого соединен с выходом j-ro коммутатора, третий информационный вход m-ro коммутатора (m = 1,...,n-1) соединен соответственно с первым выходом результата (m+1)-го арифметико-логического устройства, третий информационный вход и-ro коммутатора соединен с первым выходом результата первого арифметико-логического устройства, выход переноса m-го арифметико-логического устройства соединен соответственно с первым входом m-го элемента И, выход которого соединен соответственно с входом переноса (m+I)го арифметико-логического устройства, второй выход результата )-ro арифметико †логическо устройства соединен соответственно с информационным входом 1 — го шинного формирователя операндов (1 = и+1,...,2n) выход признака сравения j-ro арифметико-логического устройства соединен соответственно с входом блокировки записи j -го регистра, вход разрешения записи которого соединен с шестым выходом блока микропрограммного управления, седьмой выход которого соединен с первым и вторым входами формирования кода блока управления коммутаторами, третий вход формирования кода которого соединен с выходом признака последовательной обработки регистра команд, 1-й выход блока управления коммута-, торами соединен с управляющим входом

j†- го коммутатора, четвертый информационный вход которого соединен с выходом j øèííîãî формирователя операндов, 1-й выход блока управления коммутаторами соединен соответственно с управляющим входом 1-го шинного формирователя операндов, выхо- ды 1-х шинных формирователей операндов объединены и соединены с информационным входом регистра признаков, адресный вход блока управления коммутаторами соединен с выходами соответствующих разрядов адреса рес гистра команд, выходы трех старших разрядов адреса которого соединены соответственно с входами трех старших разрядов адреса блока управления переносом, первый выход кода управления которого соединен с управляющими входами первого и второго токовых ключей, управляющий вход третьего токового ключа соединен с вторым выходом кода управления блока управления переносом, первый, второй и третий выходы которого со- . единены соответственно с вторыми вхо- дами с первого по (n-1)-й элементов

И, с третьими входами 2р-х(р = 1, 2,...) элементов И и с четвертыми входами 4р-х элементов И, выход каждого (4j — 3)-ro шинного формирователя

14

13

1444803 операндов соединен соответственно с содержит три элемента НЕ, три,элеменпервым входом-выходом первого токово- та И, три дешифратора и группу из и го ключа, первыми входами счетчика элементов ИЛИ, причем первыи вход адреса команд и регистра адреса, вто- 5 блока соединен с входом первого элерые входы которых соединены соответ- мента НЕ и первыми входами первого ственно с первым входом-выходом вто- и второго элементов И, вторые входы рого токового ключа и выходом каж- которых соединены с первым входом дого (4j-2)-го шинного фоРмиРователЯ третьего элемента И и пятым входом операндов, выход (43-1)-го шинного 10 блока, второй вход которого соединен формирователя операндов соединен со- с входом второго элемента НЕ, третьответственно с вторым входом-выходом им входом второго элемента И и перпервого токового ключа, первым входом- вым информационным входом первого выходом второго токового ключа и тре- дешифратора, второй информационныи тьими входами счетчика адреса команд 15 вход которого соединен с первыми ини регистра команд. четвертые входы ко- формационными входами второго и треть-! торых соединены соответственно с вто- erî дешифраторов и четвертым входом рыми входами-выходами второго и треть- блока, третий вход которого соединен

его токовых ключей и выходом каждого с входом третьего элемента НЕ, вто4j-ro шинного формирователя операнда. 20 рым информационным входом второго де2, Система по п. 1, о т л и ч а ю- шифратора и третьим информационным щ а я с я тем, что блок управления входом первого дешифратора, синхропереносом содержит два элемента И и вход которого соединен с выходом два элемента НЕ, причем вход первого третьего элемента И, второи вход костаршего разряда адреса блока соеди- 25 торого соединен с выходом первого эленен с входом первого элемента НЕ, пер. мента НЕ, выход второго элемент нта НЕ вым входом первого элемента И и пер- соединен с третьим входом первого элевым выходом блока, второй выход кото- мента И, выход которого соединен с синрого соединен с входом второго эле- хровходом второго дешифратора, синмента НЕ, первым входом второго эле- 30 хровход третьего дешифратора соедимента И и выходом первого элемента И, нен с выходом второго элемента И, четвторой вход которого соединен с вхо- вертый вход которого соединен с выходом старшего разряда адреса блока, дом третьего элемента НЕ, j è выход вход третьего старшего разряда адре- первого дешифратора соединен с перса которого соединен с вторым входом Зб вым входом j-ro элемента ИЛИ группы второго элемента И, выход которого соответственно (1 = 1,...,n) вторые соединен с третьим выходом блока,.пер входы элементов ИЛИ группы попарно вый и второй выходы кода управления объединены и соединены соответствен: котордго соединены соответственно с выходами второго и первого эл емен- 40 (i = 1,...,п/2), третьи входы элетов пЧ. ментов ИЛИ группы объединены тетрадно и, соединены соответственно с k-м

3. Система по п. l, о т л и ч а- выходом третьего дешифратора ( (k = 1 ю щ а я с я тем, что блок управле- а/4), выходы И элементов ИЛИ ния шинными формирователями операндов 45 группы являются и выходами блока.

1444803

1444803

1444803

Упв /Ма

Зализ 8 Ра

Амиго У рггыл

5 ù ю gg

Фиаk

Составитель Е. Мурзина

Техред A.Кравчук Корректор М. Васильева

Редактор N. Циткина

Заказ 6508/50 Тираж 704 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ъл. р

П оектная 4