Вероятностная вычислительная машина

 

Изобретение относится к вычислительной технике и может быть исполь-; зовано в технике связи, в технике управления , в вычислительной технике, для расчетов систем массового обслуживания и устройств ядерной физики. Цель изобретения - повьшение быстродействия . Устройство содержит датчики 1 случайных чисел, устройство 2 выборки, устройство 3 формирования случайных чисел, ассоциативный параллельный процессор 4, датчик 5 случайных чисел с условной вероятностью, блок 6 быстродействующей памяти, - арифметическое устройство 7, первую схему 8 сравнения, блок 9 памяти констант , сумматор 10, регистр II, вторую схему 12 сравнения, счетчик 13 числа испытаний, устройство 14 управления . Вероятностная вычислительная машина работает в соответствии с параллельной программой, которая вводится в ее оперативную память. Введение в схему вычислительной машины процессора 4 позволяет выполнять параллельные программы, т.е. одррврег менно вьшолнять несколько команд, благодаря чему время вьтолнения программы уменьшается и, соответственно, увеличивается быстродействие вычислительной машины. 1 з.п. ф-лы, 12 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

PECflYBЛИК

„.SUÄÄ 1455344 А1 у!! 4 С 06 F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4163657/24-24 (22) 17. 12. 86 (46) 30. 01.89. Бюп. 4 (71) Московский электротехнический институт связи (72) К.В.Быковский (53) 681.325 (088.8) (54) ВЕРОЯТНОСТНАЯ ВЫЧИСЛИТЕЛЬНАЯ

МАШИНА (57) Изобретение относится к вычислительной технике и может быть исполь-. зовано в технике связи, в технике управления, в вычислительной технике, для расчетов систем массового обслуживания и устройств ядерной физики.

Цель изобретения — повьппение быстродействия. Устройство содержит датчики 1 случайных чисел, устройство 2 выборки, устройство 3 формирования случайных чисел, ассоциативный параллельный процессор 4, датчик 5 случай" ных чисел с условной вероятностью, блок 6 быстродействующей памяти, арифметическое устройство 7, первую ; схему 8 сравнения, блок 9 памяти констант, сумматор 10 регистр 11 вторую схему 12 сравнения, счетчик 13 числа испытаний, устройство 14 управ" ления. Вероятностная вычислительная машина работает в соответствии с параллельной программой, которая вводится в ее оперативную память. Введение в схему вычислительной машины процессора 4 позволяет выполнять параллельные программы, т ° е. одроврет . менно выполнять несколько команд, а ф благодаря чему время выполнения программы уменьшается и, соответственно, увеличивается быстродействие вычислительной машины. 1 э.п. ф-лы, 12 ил.

1455344

Изобретение относится к вычислительной технике и предназначено для ,решения задач методом статистических испытаний.

Цель изобретения " повышение быстродействия.

На фиг. 1 представлена блок-схема вероятностной вычислительной машины; ,на фиг. 2 - ассоциативный параллель- 1р ,ный процессор; на фиг. 3 — элементар-! ,ный процессор; на фиг. 4 — датчик случайных чисел; на фиг. 5 — смеси тельное устройство; на фиг. 6 — устройство выборки; на фиг. 7 " датчик 15 случайных чисел с условной вероятностью; на фиг. 8 — устройство блока па° ° мяти констант; на фиг., 9 — вторая схема сравнения; на фиг. 10 — устройство управления; на фиг. 11 - первая 20 схема сравнения; на фиг;. 12 — блоксхема программы решения задачи массо вого обслуживания.

Вероятностная вычислительная маши" на (BBH} содержит датчики 1 случай- 25, ных чисел, устройство 2 выборки, устройство 3 формирование случайных чи сел, ассоциативный параллельный про цессор 4, датчик 5 случайных чисел с ,:условной вероятностью, блок 6 быстро" y}

1 действующей памяти, арифметическое, устройство 7, первую схему 8 сравне ния, блок 9 памяти констант, сумматор 10, регистр 11, вторую схему 12 ! сравнения, счетчик 13 числа испытаний и устройство 14 управления.

Датчики 1 случайных чисел предназначены для получения случайных чисел с элементарными законами распределения. Устройство 3 формирования слу- 4б чайных чисел служит для получения случайных чисел со сложными законами распределения. Устройство 2 выборки осуществляет управление получением случайных чисел в устройстве 3. Ас- 45 социативный параллельный процессор 4 предназначен для одновременного выполнения требуемых вычислительных операций. Датчик 5 случайных чисел с условной вероятностью предназначен для получения случайных чисел с заданной вероятностью, определяемой условиями решаемой задачи.. Блок 6 быстродействующей памяти необходимым для хранения результатов, получаемых в арифметическом устройстве 7 и в датчике 5 случайных чисел с условной вероятностью. Арифметическое устройство 7 предназначено для последовательного выполнения арифметических операций с фиксированной запятой. С помощью шинных формирователей, входящих в состав арифметического устройства, осуществляется сопряжение арифметического устройства с другими блоками ВВИ. Первая схема сравнения 8 используется для выборочной записи чисел в сумматор 10. Блок 9 памяти констант служит для хранения результатов вычислений. Сумматор 10 пред-, назначен для получения окончательных результатов вычислений. Регистр 11 служит для хранения числа статистических испытаний, которые необходимо осуществить в соответствии с условиями решаемой задачи. Счетчик 13 чиспа испытаний предназначен для счета количества проведенных статистических испытаний. Вторая схема 12 сравнения служит для определения равенства чисел, хранящихся в регистре Il и в счетчике числа испытаний 13. Устройство 14 управления предназначено для управления работой ВВИ.

Ассоциативный параллельный процессор 4 содержит последовательно соединенные многоразрядными шинами и подключенные к общим многоразрядным шинам элементарные процессоры 15.

Элементарный процессор 15 содержит дешифратор 16, два элемента 2-2-2ЗИ-4ИЛИ-НЕ 17 и 18, три элемента 3ЗИ-2ИЛИ-НЕ 9 - 21, элемент 4-4И2ИЛИ-НЕ 22, элемент 6И-НЕ 23, два элемента 2И 24 и 25, первый элемент

2ИЛИ 26, первый шинный формирователь

27, третий элемент 2И 28, второй 29 и третий 30 элементы 2ИЦИ, первый триггер 31, четвертый элемент 2И 32, четвертый 33 и второй 34 триггеры, пятый элемент 2И 35, пятый 36 и третий 37 триггеры, шестой элемент 2И

38, шестой триггер 39, второй блок элементов ИЛИ 40, седьмой элемент 2И

41, седьмой триггер 42, второй шин-. ный формирователь 43, третий коммутатор 44, четвертый элемент 2ИЛИ 45, третий блок элементов ИЛИ 46, центральный процессорный элемент 47, схе" му 48 ускоренного переноса, восьмой элемент 2И, первый коммутатор 50, первый блок элементов ИЛИ 51, второй коммутатор 52, девятый элемент 2И, четвертый 54 и пятый 55 коммутаторы.

Дешифратор 16 предназначен для оп" ределения одного из 16 признаков:

,,...,В®),закодированных четырехразз 1 4553 рядным двоичным кодом, подаваемым на шину признаков. По этим признакам элементарные процессоры выполняют команды, поступающие на входы, соединенные с шиной, команд.

Элементы 17-23 образуют логическую схему,,определяющую наличие проверяемых признаков в данном элементарном процессоре 15. При наличии в данном элементарном процессоре !5 проверяемого признака на выходе элемента

6И-НЕ 23 появляется сигнал, который, пройдя через первый элемент 2ИЛИ 26, включает элементы 2И 24, 25, 41, 49 и 53, которые пропускают сигналы с .входов, подключенньпс к шине команд, благодаря чему этот элементарный процессор может выполнять команды, пода" ваемые на шину команд.

Элементы 2И 24, 25, 41, 49 и 53 служат для передачи сигналов с внешних входов элементарного процессора

15 Hà его внутренние элементы только в случае выполнения в данном элементарном процессоре 15 проверяемых признаков.

Элементы 32, 35 и 38 предназначены для перезаписи признаков из триггера . 31. в триггер 33, из триггера 34 в З0 триггер 36 и из триггера 37 в триггер 39 по сигналу, поступакщему на четвертый вход элементарного процессора 15.

Элемент 2И 28 предназначен для предварительного формирования сигна-:

° ла выполнения. в элементарном процессоре 15 двух признаков. Элемент 2ИЛИ

26 предназначен для объединения выхода элемента 6И-НЕ 23 и восьмого вхо40 да элементарного процессора 15.

Элементы 2ИЛИ .29 и 30 предназначены для предварительного формирования сигналов выполнения признаков в элементарном процессоре 15. Элемент 2ИЛИ

45 служит для объединения выхода первого элемента. 2ИЛИ 26 и восемнадцатого входа элементарного процессора 15.

Триггеры 31 34 и 37 предназначены для временного хранения трех призна50 ков в элементарном процессоре 15.

Триггеры 33, 36, 39 и 42 предназначены для постоянного хранения четыpez признаков в элементарном процес-: соре 15.

Центральный процессорный элемент

47 предназначен для выполнения вычислительных операций в элементарном процессоре. Схема 48 ускоренного пе44 реноса предназначена для ускорения ! выполнения. вычислительных операций и центральном процессорном элементе

47. Первый шинный формирователь 27 предназначен для выдачи данных из центрального процессорного элемента

47 на общую шину данных, второй шинный формирователь 43 — для выдачи признаков, хранящихся в элементарном процессоре 15, на общую шину данных.

Коммутатор 50 служит для коммутации данных, поступанкцих от левого соседнего элементарного процессора 15 на вход центрального процессорного элемента 47 данного элементарного процессора 15, коммутатор 52 - для коммутации данных, поступанхцих от правого соседнего элементарного процессора 15 на вход центрального процессорного элемента 47 данного элементарного процессора 15, коммутатор 44для коммутации кода трех признаков, поступающих с шины данных на входы триггеров 31, 34 и 37 элементарного процессора 15, коммутатор 54 — для коммутации кода трех признаков, поступающих от правого соседнего элементарного процессора 15 на выходы триггеров 31, 34 и 37 данного элементарного процессора 15, коммутатор 55для коммутации хода трех признаков, поступающих от левого соседнего элементарного процессора 15 на входы триггеров 31, 34 и 37 данного элементарного процессора 15. Первый блок элементов ИЛИ 51 предназначен для объединения выходов коммутаторов 50 и 52, второй блок элементов ИЛИ 40— для объединения выходов блока элементов ИЛИ 46 и коммутатора 44, третий блок элементов ИЛИ 46 — для объединения выходов коммутаторов 54 и 55.

Каждый датчик l случайных чисел содержит блок 57 микропрограммного управления, первый выход которого соединен с входом постоянного запоминающего устройства (ПЗУ) 56, первый выход которого подключен к первому входу блока 57 микропрограммного управления, а второй его выход соединен с первым входом центрального процессорного элемента 58, второй вход которого соединен с вторым выходом блока 57 микропрограммного управления, а его выход подключен к второму входу блока 57.

Устройство 3 состоит из нескольких шинных формирователей 59, выходы

1455344 устройства 88, выход которого подклю" чен к первому входу блока 91 микропрограммного управления, второй вход которого соединен с выхоДом первого мультиплексора 90, третий вход под" ключен к выходу второго мультиплексора 92, четвертый вход соединен с первым выходом ПЗУ 94, первый выход подключен к второму входу первого шинного формирователя 89, второй выход соединен с входом ПЗУ 94, второй выход соединен.с первым выходом ОЗУ.87, третий выход подключен к третьему входу первого шинного формирователя

89, четвертый выход соединен с первым входом второго шинного формирователя 93, пятый выход подключен к второму входу второго шинного формирователя 93, шестой выход соединен с первым входом третьего шинного формирователя 95, седьмой выход подключен к первому входу элемента 2И 98 (выход которого соединен с третьим входом второго мультиплексора 92), восьмой выход соединен с первым входом пятого шинного формирователя 97, девятый выход подключен к вторым входам третьего 95, четвертого 96 и пятого 97 шинных формирователей, десятый выход соединен с первым входом четвертого шинного формирователя 96, а одиннадцатый выход подключен к первому входу второго мультиплексора 92, второй вход которого соединен с выходом первого шинного формирователя 89, первый вход которого подключен к второму входу ОЗУ 87, выход которого соединен с входом первого мультиплексора 90.

Первая схема 8 сравнения содержит шинный формирователь 99 и схему 100 совпадения, первые входы которых соединены, а выход схемы 100 -совпадения соединен с управляющим входом шннного формирователя 99.

Дпя одновременного выполнения команд в ВВМ введен ассоциативный параллельный процессор. В ряде задач (в таких, как расчет систем массового обслуживания или определение критичности ядерных реакторов) статистические испытания зависимы, поэтому их нельзя выполнять одновременно. В таких задачах, ускорения выполнения программы возможно лишь за счет одновременного выполнения команд при выполнении одного статистического испытания. В ряде других задач, решаемых методом статистического моделировакоторых соединены с входом М цент- . рального процессорного элемента 60..

Устройство выборки 2 содержит . триггер 62, прямой выход которого

5 подключен к входу второго шинного 1 формирователя 64, а инверсный выход соединен с взводом первого шинного формирователя 63, выход которого подключен к входу регистра 61. !О !

Датчик случайных чисел с условной вероятностью 5 имеет блок 65 микропрограммного управления, первый вход которого соединен с первым выходом центрального процессорного элемента !5 бб, второй вход подключен к первому выходу ПЗУ 67, а выход соединен с первым входом ПЗУ 67, второй выход которого подключен к входу центрального процессорного элемента 66, а; 20 второй вход соединен с вторым выходом

1 ! центрального процессорного элемента 66.

Блок 9 памяти констант содержит

ПЗУ 69, вход которого подключен к вы- 25 ходу блока 68 микропрограммного управления, первый выход соединен с входом блока 68 микропрограммного управления, а второй выход подключен к входу оперативного запоминающего 30 устройства (ОЗУ) 70.

Вторая схема 12 сравнения содержит первый 71 и второй 73 элементы -"

К155ЛИ1, выходы которых соединены с входами первого элемента К155ЛЛ! 72, третий 75 и четвертый 77 элементы

К155ЛИ1, выходы которых подключены к входам второго элемента К155ЛЛ1 76, пятый 79 и шестой 81 элементы

К155ЛИ1, выходы которых соединены с 40 входами третьего элемента К155ЛЛ! 80, седьмой 83 и восьмой 85 элементы, Kl55ЛИ1,выходы которыхподключены к входам четвертого элемента К155ЛЛ1

84, причем выходы первого 72 и второ- 45 го 76 элементов К155ЛЛ! соединены с входами первого элемента КМ155ЛР4 74, а выходы третьего 80 и четвертого 84 элементов К155ЛЛ 1 соединены с входами второго элемента КМ155ЛР4 82, выход которого подключен к первому входу элемента 2И ?8, второй вход которого соединен с выходом первого элемента КМ155ЛР4 74. Элемент 2И 78 выполнен на микросхеме К155ЛИ1. 55

Устройство 14 управления содержит генератор 86 синхроимпульсов, выход которого соединен с входом многофункционального синхронизирующего ру 4, соответствует некоторое сочетание признаков R, команда записывается в виде F (R; ).

Исходные данные для проведения каждого статистического испытания являются случайными величинами, которые генерируются датчиками 1 случайных чисел. Каждый датчик I вырабатывает числа со: своим законам распределения. В каждом датчике 1 хранится своя микропрограмма вычисления чисел с требуемым законом распределения, которая записана в ПЗУ 56.. С начала вычислений блок 57 микропрограммного управления, входящий в состав датчика

1 случайных чисел, начинает последовательно считывать микрокоманды микропрограммы,; записанной в ПЗУ 56, и выполнять их в центральном процессорном элементе 58. В результате выполнения этой микропрограммы в центральном процессорном элементе 58 образуется случайное число, которое поступает на вход соответствующего шинного формирователя 59 смесительного устройства 3. Шинные формирователи 59 смесительного устройства 3 управляются сигналами с выхода регистра 61, входящего в состав устройства 2 выборки. При поступлении включающего сигнала от устройства 2 выборки соответствующий шинный формирователь 59, входящий в состав устройства 3, пропускает случайное число от датчика 1 случайных чисел на вход центрального процессорного элемента 60 смесительного устройства 3. От первого 63,или второго 64 шинного формирователя, входящего в состав устройства 2 выборки, на вход центрального процессорного элемента 60 смесительного устройства 3 поступают микрокоманды, которые выполняют операции в этом центральном процессорном элементе 60 над случайными числами, поступакицими от датчиков i, благодаря чему образуются случайные числа с заданными законами распределения, которые из центрального процессорного элемента

60 подаются в требуемый блок вычислительной машины.

Сигналы, поступающие из регистра

61 устройства 2 выборки в смесительное устройства 3, записываются в этом регистре 61 из устройства 14 управления вычислительной машины. Триггер 62 предназначен для включения требуемого шинного формирователя устройства 2

7 1455344 ния (в таких, как, например, вычис1 ление определенных интегралов в шумах) статистические испытания независимы и их можно осуществлять одно- 5 временно. Одновременность выполнения статистических испытаний определяет возможность распареллеливания про.грамм решения таких задач и возможность ускоренного их решения на .ВВИ )О как за счет одновременного выполнения команд программы одного статистического .испытания, так и за счет одновременного выполнения программ нескольких статистических испытаний. 15

Рассмотрим подробнее процесс решения задачи массового обслуживания методом статистических испытаний на ВВИ на примере вычисления функции распределения времени ожидания канала 20 связи абонентами телефонной сети и функции распределения времени занятия каналов связи, если известно число абонентов их обслуживания, вероятностные характеристики потока заявок 25 от абонентов на обслуживание, число каналов связи и структура сети связи.

Программа решения такой задачи на ВВМ приведена на фиг. 12. Эта программа является циклической. Число циклов, 30 выполняемых в соответствии с программой, равно числу статистических испы« таний. В этой программе имеются части, которые можно выполнять одновременно, а именно, команды Р, записанные в одной строке какого-либо блока программы, выполняются одновременно.

Команда fF) записанная в фигурных скобках, означает, что это макрокоманда,т.е. что она эквивалентна не- др

1 скольким одинаковым командам F выполняемым одновременно. Число команд

F выполняемых одной макрокомандой (F3 зависит ат конкретных условий решаемой задачи, т.е. от числа кана- 45 лов связи, от числа узлов. связи, от структуры сети связи и т.п. Кроме того, в программе содержатся команды

F> и F<, которые являются макрокомандами, поскольку они эквивалентны 50 нескольким командам F Команды, составляющие макрокоманду, выполняются одновременно несколькими элементарными процессорами 15, обладающими одинаковыми сочетаниями признаков R;.

Поэтому в программе решения задачи массового обслуживания каждой команде или макрокоманде, относящейся к ассоциативному параллельному процессо9 14 выборки. На вход первого шинного формирователя 63 поступают микрокоманды из арифметического устройства 7, а на вход второго шинного формирователя

64 и на вход триггера 62 поступают микрокоманды от устройства 14. Мик" рокоманды, поступающие из арифмети ческого устройства 7 или из устройства 14, составляют микропрограмму получения случайных чисел с требуемым законом распределения.

Датчик 5 случайных чисел с условной вероятностью вырабатывает случайные числа с условной вероятностью в соответствии с микропрограммой, xpat нящейся в ПЗУ устройстве 67, входящем в состав этого датчика 5. С началом вычислений блок 65 микропрограммного управления, входящий в состав датчика 5, начинает последовательно считывать микрокоманды микропрограммы, записанной в ПЗУ 67, и выполнять их B центральном процессорном элементе 66. При этом используется числа,,хранящиеся в блоке 6 быстродействую .; щей памяти. В результате выполнения этой микропрограммы в центральном процессорном элементе 66 образуется случайное число, которое затем переписывается в блок 6 быстродействующей памяти.

Программа описанной задачи выпол; няется в основном в ассоциативном па-! раллельном процессоре 4.. В конце каж дого цикла программы полученные ре зультаты из ассоциативного параллель: :ного процессора 4 по шине данных по; ступают на вход первой схемы 8 сравнения, которая пропускает эти результаты, в сумматор 10, если выполняется требуемое соотношение между этими результатами и данных, хранящимися в блоке 9 памяти констант. В сумматоре 10 при необходимости эти результаты могут быть преобразованы. Из сумматора 10 попученные результаты записываются в блок 9 памяти констант.

Таким образом происходит накопление результатов статистических испытаний, В процессе выполнения программы решения задачи осуществляется подсчет количества проведенных статистических испытаний. При этом в регистре 11 должно быть записано число статистических испытаний; которое необходимо осуществить, а в счетчике 13 числа испытаний хранится число проведенных

55344 10 статистических испытаний, которое увеличивается на единицу в начале каждого цикла выполнения программы.

Если в счетчике 13 чи-"÷a испытаний меньше числа, записанного в регистре

11, то выполнение программы продолжается, если же числа станут равными, то выполнение программы прекращается.

1О Работа BBM начинается с включением напряжения питания, при этом, запускается генератор 86 синхроимпульсов, который через многофункциональное синхронизирующее устройство

l5 88 переводит блок 91 микропрограммного управления устройства 14 управления в режим ожидания исполнения команд. С внешнего устройства ввода-вывода через первый мультиплексор 90 в

20 блок 91 микропрограммного управления, входящий в состав устройства 14, поступает команда записи программы решения задачи в ОЗУ 87 устройства 14.

При этом блок 91 микропрограммного управления находит в ПЗУ 94 устрой-. ства 14 программу управления записью программы в ОЗУ 87 и начинает ее вы-. полнять. В процессе выполенния этой управляющей программы команды, посту30 пающие с внешнего устройства вводавывода, sаписываются B ОЗУ 87. В результате выполнения управляющей программы в ОЗУ 87 оказывается записанной программа решения требуемой зада чи массового обслуживания, а блок 91 оказывается в состоянии ожидания при» хода следующей команды с внешнего устройства ввода-вывода;

Чтобы начать выполнение программы

4g решения задачи массового обслуживания с внешнего устройства ввода-вывода, в блок 91 микропрограммного управления устройства 14 поступает команда начала выполнения этой программы, за4r писанной в ОЗУ 87. При этом блок 91 микропрограммного управления начинает последовательно считывать микрокоманды соответствующей микропрограммы, записанными в ПЗУ 94, Эти микрокояп манды поступают на вход арифметического устройства 7, в котором в результате выполнения этих микрокомаид записывается адрес первой команды программы решаемой задачи, который бб поступает на адресный вход ОЗУ 87.

Эта первая команда, считанная .иэ ОЗУ

87 через первый мультиплексор 90, поступает на вход блока 91 микропрог-, раммного управления, который при этом

1455344

12 начинает последовательно считывать из

ПЗУ 94 микропрограмму, соответствующую поступившей команде. Эти микрокоманды через соответствующие шинные формирователи поступают на вход арифметического устройства 7, либо на входы других блоков вычислительной машины и выполняются ими. С окончанием выполнения последней микрокоманды микропрограммы в арифметическом устройстве 7 формируется адрес следующей команды, причем эта команда поступает на вход блока 91. Процесс, описанный ранее, повторяется. f5

Каждая микрокоманда, считываемая иэ ПЗУ 94 содержит четыре поля команд, поле признаков, два поля маски, поле коммутаторов, поле арифметического устройства, попе ОЗУ и поле one- 20 рационных устройств.; Каждое поле команд содержит код микрокоманды центрального процессорного элемента 47 элементарного процессора 15 и ход режима элементарного процессора 15. Та- 25 кая структура микрокоманды обеспечивает одновременное выполнение операций в ассоциативном устройстве и либо в устройстве выборки, либо в счетчике, либо в табпице, причем в ас- 30 социативном параллельном процессоре могут одновременно выполняться неI сколько команд.

Если микрокоманда используется для управления устройствами вычисЛительной McUHHHbI за исключением управления ассоциативным параллельным процессором 4, то она содержит в поле операционных устройств команду управления требуемым устройством вычислительной 40 машины, а в поле управления коммутаторами содержит код, при котором включен либо третий 95, либо четвертый 96, либо пятый 97 шинный формирователь, пропускающий код команды на 45 вход соответствующего устройства вы4 числительной машины. Этот код записан в поле операционных устройств.

Если микрокоманда, считываемая иэ

ПЗУ 94, предназначена для управления работой арифметического устройства 7, то она в поле арифметического устройства содержит код нужной микрокоманды а Во втОРОм поле маски содер жит требуемый код маски. При поступлении этих кодов на вход арифметического .устройства 7, последнее выполняет требуемую микрокоманду.

При вычислениях ассоциативного паРаллельного процессора 4 используется поле коммутаторов, четыре поля команд, поле признаков и два поля маски. Коды, записанные в этих полях, поступают в ассоциативный параллельный процессор 4 на входы его общих шин через второй шинный формирователь 93, поскольку в поле коммутаторов.записан код, открывающий этот формирователь 93, причем на каждую из четырех шин команд подается код соответствующего поля команд, на ши. ну признаков подается код поля призна ков,а на шину маски подается первое поле маски.

Каждый элементарный процессор 15 может осуществлять следующие семь видов операций:

S — прием информации с общей шины данных у

S — выдачу информации на общую шину данных;

S — прием информации от левого

3 соседнего элементарного процессора

153

S4 — прием информации от правого соседнего элементарного процессора

15;

S — выдачу информации в левый и правый соседние элементарные процессоры 15;

S — внутренние операции;

S7 — перезапись признаков.

Для осуществления всех этих операций необходимо включить требуемые элементарные процессоры 15 для чего каждая микрокоманда должна содержать в поле признаков код признаков, выполняющихся в требуемых элементарных процессорах 15. Код, устанавливаемый микрокомандой на шине признаков, подключает элементарные процессоры 15, в которых выполняются эти признаки, к общим шинам ассоциативного параллельного процессора 4. Это подключе- . ние элементарных процессоров 15 осуществляется благодаря тому, что пятые входы всех элементарных процессоров

15 соединены с шиной признаков. Код признаков, появляющихся на пятом входе элементарного процессора 15, поступает в устройство проверки выполнения признаков в данном элементарном процессоре 15, которое выполнено на дешифраторе 16, на первом 17, втором

18, третьем 19, четвертом 20, пятом

21 и шестом 22 элементах и на элеменls

14 те 6И-НЕ 23..Если проверяемые признаки выполняются, то на выходе "элемента 2ИЛИ 26, с выхода которого сигнал проходит на управляющие входы элементов 2И 24, 25, 41, 49 и 53 и на второй вход элемента 2ИЛИ 45, в результате чего эти элементы оказываются во включенном состоянии и пропускают на свои выходы сигналы, поступающие на их входы с общих шин ассоциативного параллельного процессора. При этом код микрокоманды центрального процессорного элемента 47 с седьмого входа элементарного процессора через второй элемент 2И 25 проходит на вход центрального процессорного элемента 47, который выполняет эту микрокоманду.

Если с общей шины команд подается сигнал на восьмой вход элементарного процессора 15, то этот сигнал посту пает на те же логические элементы, что и сигнал с выхода элемента 6И-НЕ

23 в предыдущем случае. При этом элементарный процессор 15 может также участвовать в вычислительном про,.цессоре. Если проверяемые признаки не выполняются ипи на пятый вход элементарного процессора 15 сигнал не подается, то на управляющие входы элементов 2И 24, 25, 41, 49 и 53 и на втброй вход четвертого элемента

2ИЛИ 45 сигнал не поступает, они ока" зываются в выключенном состоянии и данный элементарный процессор 15 в вычислительном процессе не участвует.

Коды признаков, возникающие на шине признаков поступают на все элеВ, ментарные процессоры 15. Поскольку проверяемые признаки могут выполнять" ся в нескольких элементарных процессорах 15, то команды, поступающие на шины команд, могут выполняться одновременно несколькими элементарными процессорами 15. Наличие в ассоциативном параллельном процессоре 4 двух шин команд, к первой из которых подключены элементарные процессоры 15 с нечетными номерами, а ко второй шине — элементарные процессоры 15 счетными номерами, позволяет нескольким элементарным процессорам 15 с нечетными номерами, в которых выполняется проверяемый признак, одновременно выполнять одну и ту же операцию, в то время как элементарные процессоры 15 с четными номерами, в которых выполняется тот же, признак, могут в то же время одновременно выполнять

55344 14 другую операцию. Кроме того, поскольку в схеме ассоциативного параллельного процессора 4 имеются шины команд нулевого и последнего элементарных процессоров 15, то одновременно с выполнением двух операций двумя группами элементарных процессоров 15 первый и последний элементарные процессоры

10 15 могут выполнять еще два другие различные операции.

В процессорах 4 могут проверяться следующие сочетания признаков:

R — номер элементарного процессо1Б ра 15 четный и в нем выполняется 1-й признак;

К вЂ” номер элементарного процессора 15 нечетный и в нем выполняется

1-й признак;

20 R " номер элементарного процессо3 ра 15 четный и в нем выполняется 1-й и 4-й признаки;

Е4 — номер элементарного процессора .15 нечетный, и в нем выполняются

1-й и 4-й признаки;

R — выполнение в элементарном

5 процессоре 15 1-ro и 3-го признаков;

R — номер элементарного процессо- ра 15 четный и в нем выполняется 2-й

30 признак;

R — номер элементарного процессора 15 нечетный и в нем выполняется

2-й признак;

R> — номер элементарного процессоg5 ра 15 четный и в нем выполняются 2-й и 4-й признаки;

R — номер элементарного процессора 15 нечетный и в нем выполняются

2-й и 4-й признаки;

40 R< — выполнение в элементарном процессоре 15 2-го и 4-го признаков;

R« выполнение в элементарном процессоре 15 2-го и 3-ro признаков, К, — выполнение в элементарном

45 процессоре 15 4-ro признака, а в правом соседнем элементарном процессоре

15 — невыполнение 4-го признака;

К, — невыполнение в элементарном процессоре 15 4-го признака и выпол50 кение 4-ro признака в левом соседнем элементарном процессоре 15;

R — невыполнение 4-ro признака в

14 элементарном процессоре 15 и выполне. ние 4-ro признака в правом соседнем элементарном процессоре 15;

R > - выполнение в элементарном

1 процессоре 15 4-го признака;

R " невыполнение в элементарном процессоре 15 четырех признаков;

1455344

R — номер элементарного процес сора 15 равен 1;

К - номер элементарного процессора 15 равен 2 и

R, — номер элементарного процессора 15 максимален.

В каждом элементарном процессоре

l5 для хранения 1-го признака предусмотрены 33 триггеры 31 и 34, для 10 хранения 2-ro признака — триггеры 34 и 36, для хранения 3-го признакатриггеры 37 и 39 и для хранения 4-ro признака — триггер 42. Единичное состояние триггера свидетельствует о на- 15 личин соответствующего признака, а нулевое состояние триггера свидетельствует об его отсутствии. Наличие признаков проверяется по состоянию триггеров 33, 36, 39 и 42, выходы ко- 20 торых подключены к входам, логических элементов l 7-22 проверки выполнения перечисленных выше сочетаний признаков. При выполнении проверяемого сочетания признаков на выходе элемента

6И-HE 23 появляется сигнал. Триггеры

31, 34 и 37 предназначены для предварительного хранения первых трех признаков, которые в дальнейшем могут быть переписаны s триггеры 33, 36 и 30

39. На входы элементов 21 и 22 поступает сигнал 4-го признака с правого соседнего элементарного процессора

15, а на вход элемента 22 — сигнал

4-ro признака с левого соседнего эле- З5 ментарного процессора !5 .

В элементарном процессоре 15 могут выполняться шесть операций:

В любом элементарном процессоре 15 операции приема информации с общей 40 шины могут выполнять как регистры центрального процессорного элемента

47, так и триггеры 31 34 и 37. Для осуществления операции приема информации с общей шины данных устройство 4б управления 14 выдает в элементарньй процессор !5 микрокоманду, содержащук в поле коммутаторов код, включающий второй шинный формирователь 93 устройства 14 управления, через который щ четыре поля команд, поле маски и попе признака подаются на соответствующие общие шины ассоциативного параллельного процессора. При этом в попе команды, которое подается на общую шину команд, соединенную с требуемым элементарным процессором 15, записано семь разрядов микрокоманды приема информации с второго входа центрального процессорного элемента 47 в его аккумулятор и регистр. Благодаря тому, что в поле признаков микрокомандь" устройства управления 14 записан код признаков, выполняющихся в данном элементарном процессоре 15, элемент

2И 25 открыт и микрокоманда приема информации проходит с седьмого входа элементарного процессора 15 и поступает через второй элемент 2И 25 на

I вход центрального процессорного элемента 47 и выполняется им. Записываемая информация при этом поступает на второй вход центрального процессорного элемента 47 с девятого входа-выхода элементарного процессора 15. В первом поле маски микрокоманды устройства управления 14, которое с общеи шины маски поступает на одиннадцатый вход требуемого элементарного процессора 15 и далее на пятый вход центрального процессорного элемента

47, записан код, осуществляющий требуемое маскирование информации. Если триггеры 31, 34 и 37 в то же время необходимо записать код признаков с общей шины, то в поле команд, которое подается на требуемый элементарный процессор 15, записывается код режима элементарного процессора 15, содержащий в разряде, который поступает на восемнадцатый вход требуемого элементарного процессора 15, единицу, а в остальных разрядах, которые подаются на четвертый, шестой, двенадцатый, пятнадцатый входы, — нули. Этот единичный сигнал, подаваемый на восемнадцатшй вход элементарного процессора 15 поступает на первый вход элемента 2ИЛИ 45 и на управляющий вход коммутатора 44, включая его.

Тогда код признаков с общей шины через коммутатор 44 поступает на первый вход схемы 40 объединения, проходит ее и поступает на входы триггеров 31, 34 и 37 признаков, в которых он записывается . Если в триггеры признаков записывать информацию не нужно, то во всех разрядах кода режима элементарного процессора 15 записываются нули.

В любом элементарном процессоре для выполнения операции S т.е. для осуществления выдачи информации на общую шину данных, необходимо, чтобы устройство 14 управления выдало микрокоманду, которая должна содержать в поле коммутаторов код, включакщий

1455344 второй шинный формирователь 93 устройства управления 14,через который четыре поля команд, поле маски и поле признаков подаются на соответствующие общие шины ассоциативного параллельного процессора 15. При этом в поле команды, которое подается на общую шину команд, соединенную с тре буемым элементарным процессором 15 содержится код микрокоманды выдачи информации на выход центрального элемента 4?. Так как в поле признаков микрокоманды устройства 14 управления записан код признаков, выполняющихся в данном элементарном процессоре 15, То второй 2И 25 открыт и микракоманда выдачи информации йроходит с седьмого входа требуемого элементарного процессора 15, поступает через второй элемент 2И 25 на первый вход центрального процессорного элемента 47 и выполняется им. Поле команд, которое

, подается на данный элементарный процессор 15, также содержит код режима элементарного процессора 15, содержащий в разряде, поступающем на шестой вход элементарного процессора 15, единицу, а в остальных разрядах — ну; ли. Единичный сигнал с шестого входа подается на второй вход первого элемента 2И 24, на первый вход которого поступает также единичный сигнал с выхода элемента 2ИЛИ 26, проходит через этот элемент 2И 25 и поступает на управляющие входы шинных преобразователей 27 и 43, включая их. Тогда информация с четвертого выхода центральноro процессорного элемента 47 через включенный шинный преобразователь 27 и код признаков из триггеров

33, 36 и 39 через включенный шинный формирователь 43 поступают соответственно на девятый вход-выход и третий выход элементарного процессора 15, соединенные с общей шиной данных.

Для выполнения операции S,,т.е. для осуществления приема информации элементарным процессором 15 от левого соседнего элементарного процессора 15, устройство 14 управления выдает микрокоманду, содержащую в поле коммутаторов код, вклЮчанзций шинный формирователь 93 устройства 14 управления, через который четыре поля команд, поле маски и поле признаков подаются на соответствунзцие общие шины ассоциативного параллельного процессора 4. При этом в поле команды, ко", 5

55 торое подается на общую шину команд, соединенную с требуемым элементарным процессором 15, содержится код микрокоманды приема информации с третьего входа центрального процессорного элемента 47. В поле признаков микрокоманды устройства 14 управления записан код признаков, выполняющихся в данном элементарном процессоре 15, поэтому второй элемент 2И 25 открыт и микрокоманда приема информации проходит с седьмого входа элементарного процессора 15 и поступает через второй элемент 2И 25 на первый вход центрального процессорного элемента

47 и выполняется им. В поле команд, которое подается на данный элементарный процессор 15, записан код режима элементарного процессора 15, содержащий в разряде, поступающем на двенадцатый вход элементарного процессора

15, единицу, а в остальных разрядах " нули. Единичный сигнал с двенадцатого входа поступает на второй вход элемента 2И 49, на первый вход которого также подается единичный сигнал с выхода первого элемента 2ИЛИ 26, прохо- дит через этот элемент 2И 49, поступает на управляющий вход первого 50 и пятого 55 коммутаторов и включает их. При этом информация иэ регистров центрального процессорного элемента

47 левого элементарного процессора 15 поступает на тринадцатый вход нужного элементарного процессора 15, проходит через включенный коммутатор

50 и через блок элементов ИЛИ 51, поступает на третий вход центрального процессорного элемента 47 и записывается в его регистрах, а информация из триггеров 33, 36 и 39 левого соседнеro элементарного процессора 15 поступает с шестнадцатого входа рассматриваемого элементарного процессора 15 на информационный вход включенного коммутатора 55, проходит через него, поступает на первый вход блока элементов ИЛИ 46, с выхода которого проходит на второй вход блока элементов ИЛИ 40,.с выходов которого поступает на входы триггеров 31, 34 и 37 и записывается в них.

При выполнении операции $, т.е. при. осуществлении приема информации элементарным процессором 15 от правого соседнего элементарного процессора 15, устройство 14 управления выдает микрокоманду, содержащую в поле

1455344

19

20 коммутаторов код, включающий второй шинный формирователь 93 устройства 14 управления, через который четыре поля команд, поле маски и поле признаКоВ подаются на соответствующие шины ассоциативного процессора 4. При этом в поле команды, которое подается на общую шину команд, соединенную с требуемым элементарным процессором 15, содержится код микрокоманцы приема информации с третьего входа центрального процессорного элемента 37. В поле признаков микрркоманды устройства

14 управления записан код признаков, выполняющихся в требуемом элементар ном процессоре 1 5, поэтому элемент 2И

25 открыт и микрокоманда приема информации проходит с седьмого входа элементарного процессора 15 и поступает через элемент 2И 25 на первый вход центрального процессорного элемента 47 и выполняется им. В поле команд, которое поступает на данный элементарный процессор 15, записан код режима элементарного процессора

15, содержащий в разряде, поступающем на пятнадцатый вход элементарного процессора 15, единицу, а в остальньм разрядах — нули. Единичный сигнал с пятнадцатоro входа поступает на второй вход элемента 2И 53, на первый вход которого также подается единичный сигнал с выхода элемента

2ИЛИ 26. При этом на выходе элемента

2И 53 возникает единичный сигнал, который поступает на управляющие входы коммутаторов 52 и 54, в результате чего оба коммутатора оказываются во включенном состоянии. Тогда информация из регистров центрального процессорного элемента 47 правого элементарного процессора 15 проходит через коммутатор 52 и блок элементов ИЛИ

51, поступает на третий вход центрального процессорного элемента 47 и записывается в его регистрах, а информация из триггеров 33, 36 и 39 правого соседнего элементарного процессора 15 поступает с семнадцатого входа требуемого элементарного процессора 15 на вход включенного четвертого коммутатора 54, проходит через него, поступает на второй вход третьего блока элементов ИЛИ 46, с -. выхода которого проходит на второй вход блока элементов ИЛИ 40, с выходов которого поступает на входы триггеров 31,34 и 37 и записывается в них, При выполнении операции Б в любом элементарнсм процессоре 15,т.е. при осуществлении выдачи информации в левый и правый соседние элементарные процессоры 5, устройство 14 управления вьщает микрокоманду, содержащую в поле коммутаторов код, включающий шинный формирователь 93 устройства l 4

10 управления, через который четыре поля команд, поле маски и поле признаков подаются на соответствующие общие шины ассоциативного параллельного процессора 4. При этом в поле команды,15 которое поступает на общую шину микрокоманд, соединенную с требуемым элементарным процессором 15, содержится код микрокоманды выдачи информации на третий выход центрального процессорного элемента 47, который соединен с десятым выходом элементарного процессора 15. В поле признаков записан код признаков, выполняющихся в данном элементарном процессоре 15, 25 поэтому элемент 2И 25 открыт и микрокоманда выдачи информации в соседние элементарные процессоры 15 проходит с седьмого входа элементарного процессора 15 и поступает через элемент

30 2И 25 на первый вход центрального процессорного элемента 47 и выполня- ется им, в результате чего на десятом выходе элементарного процессора 15 появляется информация из регистров

З5 центрального процессорного элемента

47. Десятый выход требуемого элементарного .процессора 15 соединен с четырнадцатым выходом левого соседнего элементарного процессора 15 и три40 надцатым входом правого соседнего элементарного процессора 15, поэтому информация из регистров центрального процессорного элемента 47 требуемого элементарного процессора 15 поступа45 ет на укаэанные входы соседних элементарных процессоров 15. Выходы . триггеров 33, 36 и 39 требуемого элементарного процессора 15 соединены с вторым выходом элементарного процес5@ сора 15, который подключен к семнадцатому входу левого соседнего элементарного процессора 15 и шестнадцатому входу правого соседнего элементарного процессора 15, благодаря чему информация из этих триггеров поступает на указанные входы соседних элементарных процессоров 15. В поле команды, которое поступает на данный элементарный процессор 15, записан

1455344 22 к д режима элементарного процессора

1, содержащий во всех разрядах нули.

Операции S6 являются внутренними операциями элементарного процессора

1., которые выполняются в самом элементарном процессоре 15 без взаимод йствия с другими элементарными проц ссорами 15, либо без взаимодействия с другими вычислительными блоками

В М. При выполнении этих операустройетво 14 управления выдае микрокоманду, содержащую в поле к ммутаторов код, включающий шинный рмирователь 93 устройства 14 управл ния, через который четыре поля ко.м анд, поле маски и поле признаков по1даются на соответствующие общие шины

1 ассоциативного параллельного процессора 4. При этом в поле команды, ко-, т рое подается на общую шину микроманд, соединенную с требуемым эле- . ь ентарным процессором 15, содержит ся код микрокоманды, необходимый для выnîëíåHèH требуемой операции. В поле

Признаков записан код признаков, выцолняющихся в данном элементарном процессоре 15, поэтому элемент 2И 25 открыт и микрокоманда для элементарого процессора 15 проходит с седьмо" о входа элементарного процессора 15 поступает через второй элемент 2И

5 на первый вход центрального процессорного элемента 47 и выполняется фи. В данном случае в поле команд записан код режима элементарного про1 цессора 15, содержащий во всех разрядах нули.

При выполнении операции S, т.е.

9ри осуществлении перезаписи признаков, устройство 14 управления выдает

Микрокоманду, содержащую в поле комМутаторов,код, включающий шинный форМирователь 93 устройства 14 управления, через который четыре поля коМанд, поле маски и поле признаков

Подаются на соответствующие общие шины параллельного процессора 4„ При этом в поле команд, которое подается на общую шину команд, соединенную с требуемым элементарным процессором

15, содержится код режима элементарного процессора 15, содержащий в pasряде, поступающем на четвертый вход элементарного процессора 15, единицу, а в остальных разрядах — нули. В поле признаков записан код признаков, выполняющихся в данном элементарном процессоре 15, поэтому на второй вход

40 Р— вычисления в ассоциативном

Т . и ар аллель нам проце ссор е 4;

F — запись информации из ассоциативного параллельного процессорного 4 .в арифметическое устройст45 во 7;

Р— запись информации из арифметического устройства 7 в ОЗУ 87 устройства 14 управления;

F — запись информации из ассоциа8

50 тивного параллельного процессора 4 в таблицу 9;

Р— выдача случайных чисел в требуемое устройство вычислительной ма5

20 элемента 2И 41 поступает единичный сигнал с выхода первого элемента 2ИЛИ

26. С четвертого входа элементарного процессора 15 единичный сигнал посту" пает на первый вход элемента 2И 41.

При этом на выходе элемента 2И 41 образуется единичный сигнал, который поступает на вторые входы элементов

2И 32, 35 и 38, благодаря чему информация,.хранящаяся в триггерах 31, 34 и 37 и подающаяся на первые входы соответственно элементов 2И 32, 35 и 38, проходит через эти элементы и поступает на входы соответственно триггеров 33, 36 и 39 и записывается в них. Центральный процессорный элемент 47 данного элементарного процес. сора 15 может в это время выполнять операцию, соответствующую микрокоманде, подающейся на седьмой вход элементарного процессора 15.

ВВМ выполняет следующие команды:

F — прием кода элементарным про( цессором 15 с общей шины данных;

F - выдача кода из элементарного

2 процессора 15 на общую шину. данных;

F — сдвиг информации, записанной в элементарных процессорах 15, на один элементарный процессор 15 в стоI рону первого элементарного процессора 15,;

Е - сдвиг информации, записанной

4 в элементарных процессорах 15, на один элементарный процессор 15 в сторону последнего элементарного процес. сора 15; шины;

Р„- выдача случайных чисел с заданной вероятностью в требуемое уст- ройство вычислительной машины;

Fö, - команда для арифметического устройства 7;

1455344

F — команда проверки условия разветвления программы по содержимому счетчика числа испытаний 13.

Команда F содержит указание о вы полнении операции S

Команда F содержит указание о выполнении операции S<.

При выполнении команды F информация, хранящаяся в регистрах централь- 10 ного процессорного элемента 47 каждого элементарного процессора 15, в котором выполняются требуемые признаки, переписывается в левый соседний элементарный процессор 15. Выполнение 15 этой команды происходит последова. тельно в три этапа. На первом этапе происходит одновременное выполнение операции S и Б двумя равными группами элементарных процессоров 15, 20 причем операцию S выполняют элемен4 тарные процессоры 15 с нечетными номерами, а операцию Б — с четными но мерами. На втором этапе осуществляется одновременное выполнение этих же операций, однако в этом случае операцию S выполняют элементарные процессоры 15 с четными номерами, а операцию S — с нечетными номерами.

На третьем этапе всеми элементарными 30 процессорами 15 o Ho eMeHHo BbBIQJIHH

IoTcH операции 86 и 87 Операция 86 В данном случае заключается в переписывании вновь записанной информации из регистров центральных процессорных 35 элементов 47 элементарных процессоров 15 в которых она была записана, в регистры центральных процессорных элементов 47, в которых хранилась прежняя::информация. 40

При выполнении команды Р4 информация, хранящаяся в регистрах центрального процессорного элемента 47 каждого элементарного процессора 15, в котором выполняются требуемые призна- 45 ки, переписывается в правый соседний элементарный процессор 15, в котором также выполняются эти признаки. Выполнение этой команды происходит последовательно в три этапа. На первом этапе. происходит одновременное выполнение операций S и S двумя разными группами элементарных процессоров

15, причем операцию S> выполняют элементарные процессоры 15 с нечетными номерами, а операцию S — с четными номерами. На втором этапе осуществляется одновременное выполнение этих же операций, однако в этом случае операцию S выполняют элементарные процессоры 15 с четными номерами, а операцию S — с нечетными номерами.

На третьем этапе всеми элементарными процессорами 15 одновременно выполняются операции S и S7 .

Операция S в данном случае заключается в переписывании вновь записанной информации из регистров центральных процессорных элементов 47, куда она была записана, в регистры тех же центральных процессорных элементов

47, в которых была записана прежняя информация.

Команда F содержит указание о выполнении операции S<.

Для выполнения команды Р в поле арифметического устройства 7 записан код микрокоманды записи информации, поступающей на вход арифметического устройства 7 с общей анны данных ассоциативного параллельного процессора 4, и код маски. При этом информация из ассоциативного параллельного процессора 4 записывается в регистрах арифметического устройства 7.

Для выполнения команды Р s полях арифметического устройства 7 первых микрокоманд записаны коды микрокоманд и коды маски, необходимые для формирования адреса ячейки ОЗУ 87, входящего в состав устройства 14 управления, в которую необходимо записать информацию из арифметического устройства 7. Сформированный таким образом адрес ячейки заносится в регистр адреса арифметического устройства 7. Следующая микрокоманда содержит в поле ОЗУ 87 код, переводящий это устройство в режим приема информации, а в поле арифметического устройства 7 содержится код микрокоманды выдачи информации на выход арифметического устройства 7, который подключен к информационному входу ОЗУ

87, адресный вход которого подключен к выходу арифметического устройства

7, и информация из арифметического устройства 7 переписывается в ОЗУ 87 по нужному адресу, Для выполнения команды F в поле коммутаторов записан код, включающий второй 93 и третий 95 шинные формирователи, в поле операционных устройств записан код, переводящий блок памяти констант 9 в режим приема информации, а в поле команд записан код команды выдачи чисел ассоциатив25 14 ного параллельного процессора 4. Код

Поля операционных устройств, являюЩийся командой для блока памяти констант, через включенный шинный формирователь 95 поступает на вход команд блока 68 микропррграммного управле-

)ния, входящего в состав блока памяти онстант. При этом блок 68 микророграммного управления считывает з ПЗУ 69 код адреса нужной ячейки

ЗУ 70, входящего в состав блока паяти констант, Этот,код адреса потупает на адресный вход ОЗУ 70 и алее осуществляется считывание чис" а, хранящегося в ОЗУ 70 по этому дресу. Это число поступает на втоой вход первой схемы 8 сравнения. од, записанный в поле команд, вызыает выдачу числа as. ассоциативного араллельного процессора,4 на его шиу данных, которая подключена к перому входу первой схемы 8 сравнения. ,исло из ОЗУ 70 блока памяти констант число иэ ассоциативного параллельного цроцессора 4 поступают на входы схемы 100 совпадения, входящей в сос1ав первой схемы 8 сравнения. При совпадении значений требуемых разрядов этих чисел на выходе схемы )00 овпадения возникает единичный сигал, который поступает на управляюй вход шинного формирователя 99, ходящего в состав первой схемы 8 равнения, и включает ее, благодаря ему число с первого входа первой хамы 8 сравнения проходит на ее вы" од и далее поступает в сумматор 10. сумматоре 10 в случае необходююсти производится необходимая операция

Йад этим числом, после чего оно из

Сумматора 10 поступает на вход ОЗУ

70, входящего в состав блока памяти констант, и записывается в нем по адресу, определяемому микрокомандой, считываемой блоком 68 микропрограммного управления иэ ПЗУ 69. Если же

Значение разрядов сравниваемых чисел, поступающих на входы первой схемы 8 Сравнения, не совпадают,то на выходе схемы 100 совпадений, входящий в сос.тав первой схемы 8 сравнения, возникает нулевой сигнал, который выключает.шинный формирователь 99, и число йз ассоциативного параллельного про" цессора 4 не проходит на вход сумма" ора 10 и, следовательно, не эаписы" вается в ОЗУ 70, входящем в состав блока .памяти констант.

55344 26

Для выполнения команды F в поле коммутаторов микрокоманды устройства

14 управления записан код, включающий шинный формирователь 96, а в по,б ле операционных устройств записан код перевода смесительного устройства 3 в режим выдачи случайных чисел.

Этот код поля операционных устройств поступает иэ ПЗУ 94, входящего в состав 14 управления, через включен ный шинный формирователь 96 в устройство 2 выборки, которое переводит смесительное устройство 3 в режим вы"!

15 дачи случайных чисел.

Дпя выполнения команды F< используется микропрограмма, вызываемая этой командой из ПЗУ 94, входящего в состав устройства 14 управления.

20 Первые микрокоманды этой микропрог- раммы формируют в арифметическом устройстве 7 адрес случайного числа с заданной. вероятностью; хранящегося в блоке 6 быстродействующей памяти, 25 для чего этн микрокоманды должны содержать в,поле арифметического устройства 7 коды, соответствующие микрокомандам формирования адреса чисел, хранящихся в ОЗУ 87, входящем

30 в состав устройства 14 управления, и необходимых для формирования адреса случайного числа с заданной вероятностью, а в поле ОЗУ 87 должны быть записаны коды, определяющие адреса и

ЗБ режим выдачи чисел иэ ОЗУ 87 в арифметическое устройство 7, где. эти числа преобразуются в. адрес случайного числа с заданной вероятностью, который остается в регистре адреса арифд0 метического устройства 7. Следующая микрокоманда считывает случайное число из блока 6 быстродействующей памяти в арифметическое устройство 7, дпя чего в поле арифметического устройся

45 ва 7 должен быть записан код, соответствующий микрокоманде записи ин формации в арифметическое устройство

7 из блока 6 быстродействующей памяти. Последняя микрокоманда микропрогб0 раммы должна. содержать в поле арифметического устройства 7 код, соответствующий микрокоманде выдачи слу" чайного числа с заданной вероятностью нэ арифметического устройства 7

56 в требуемое устройство ВВМ.

Для выполнения команды Ря в поле арифметического устройства 7 должен быть записан код, соответствующий микрокоманде арифметического устрой1455344

27

28 ства 7, которая вызывает в нем выполнение операции, определяемой командой F

Дпя выполнения команды Р,< используется микропрограмма, первая микрокоманда которой содержит в поле коммутаторов код, включающий шинный формирователь 97 устройства 14 управления, а в поле операционных устройств записан код, увеличивающий содержимое счетчика 13 числа испытаний на единицу. При этом код, записанный в

10 поле операционных устройств проходит через включенный пятый шинный формирователь 97 на вход счетчика числа испытаний 13 и увеличивает содержимое этого счетчика на единицу. Вто"

15 рая микрокоманда содержит в поле коммутаторов код, включающий элемент 2И 20

98 и мультиплексор 92 на пропускание сигнала с выхода элемента 2И 98 на вход блока 91 микропрограммного управления. При этом сигнал с выхода второй схемы сравнения через включенный элемент 2И 98 и мультиплексор

92 поступает на вход блока 91 микропрограммного управления, входящего в

Формула из обретения

1. Вероятностная вычислительная машина, содержащая датчики случайных чисел, устройство выборки, устройство формирования случайных чисел, датчик случайных чисел с условной вероятностью, блок памяти, арифметическое устройство, первую и вторую схемы сравнения, блок памяти констант, сумматор и регистр, счетчик числа ис. пытаний, устройство управления, причем выходы датчиков случайных чисел

55 состав устройства 14 управления. На выходе второй схемы 12 сравнения фор- 30 мируется единичный сигнал в случае равенства содержимого счетчика 13 числа испытаний и регистра ll, в противном случае на ее выходе образуется нулевой сигнал. При выполнении следующих микрокоманд в блоке 91 микропрограммного управления, входящего в состав устройства 14 управления, анализирует сигнал, поступивший на его вход, и если этот сигнал — нуле- 40 вой, то ВВМ переходит к выполнению следующей команды, а если этот сигнал — единичный, то выполняется другая команда, входящая в подпрограмму окончания вычислений. 45 подключены к информационным входам устройства формирования случайных чисел, выход устройства выборки соединен с управляющим входом устройства формирования случайных чисел, выход которого подключен к информационному входу арифметического устройства, первый и второй информационные выходы арифметического устройства которого соединены с информационными входами устройства выборки и регистра соответственно, первый, второй и третий входы-выходы арифметического устройства соединены с первыми входами-выходами датчика случайных чисел с условной вероятностью блока памяти и первым входом первой схемы сравнения соответственно, второй вход-выход датчика случайных чисел с условной вероятностью подключен к второму входу-выходу блока памяти, второй вход первой схемы сравнения соединен с выходом блока памяти констант, вход-выход которой подключен к входу-выходу сумматора, вход которого соединен с первым выходом проверки признака первой схемы сравнения, вход записи чис" ла испытаний регистра является одноименным входом вероятностной вычислительной машины, а выход регистра соединен с первым входом второй схемы сравнения, выход счетчика числа испытаний соединен с вторым входом второй схемы сравнения, первый и второй входы устройства управления соединены с вторым выходом проверки признака первой и выходом признака равенства второй схем сравнения соответственно, первый, второй, третий и четвертый выходы устройства управления подключены к входам управления устройства выборки арифметического устройства, блока памяти констант и счетчика числа испытаний, о т л и— ч а ю щ а я с я тем, что, с целью повышения быстродействия, в нее введен ассоциативньш параллельный процессор, информационный вход которого соединен с выходом устройства формирования случайных чисел, а вход-выход подключен к третьему входу-выходу арифметического устройства к первому входу первой схемы сравнения и пятому выходу устройства управления.

2. Машина по п.l, о т л и ч а ющ а я с я тем, что ассоциативный па. раллельный процессор содержит Н элементарных процессоров, причем в каж29

1455344

20

40 дом М-И элементарном процессоре (И

2,...,H) вход данных, вход-выход данных и выход данных через шину дан ных подключены к информационному вхо" ду ассоциативного параллельного про" цессора, вход признаков от (Н-1)"го элементарного процессора, вход-выход данных и выход данных первого злементарного процессора подключены через шину данных к информационному входу ассоциативного параллельного про" цессора, входы коианд первого элементарного процессора через шину команд первого элементарного процессора, входы команд каждого К"го элементарного процессора (K 2Н, 2 К с Н) через первую шину команд, входы команд каждого R-го элементарного процессора (R 2Н+1, 3 КОН) через вторую шину команд, входы команд Н"го эле ментарного процессора через шину команд последнего элементарного процес сора соединены с соответствующими разрядами команд входа-выхода ассоциативного параллельного процессора,,вход признака первого элементарного процессора через шину признака перво:го элементарного процессора, вход признака второго элементарного процессора через шину признака второго элементарного процессора вход при"

Э знаков каждого L-го элементарного процессора (2 L

:знаков, вход признака, последнего элеlментарного процессора через шину ус тановки признака последнего элемен:тарного процессора подключены к соот. ветствующим разрядам признаков входавыхода ассоциативного параллельного процессора, вход маски каждого Н-го элеиентарного процессора через шину маски соединен с разрядом маски входа-выхода ассоциативного параллельного процессора, выход данных к соседним элементарным процессорам каждого

P-ro элеиентарного процессора (2 + Р<, с: Н) соединен с соответствунщимн входами (P-1)-го и (Р+1)-ro элементарных процессоров, выход данных к соседнии элементарным процессорам первого элементарного процессора соединен с соответствукщим входом второго элементарного процессора, выход данных к соседним элементарным процессорам последнего Н-ro элементарного .процессора соединен с соответствующим входом (Н-1)"ro элементарного процессора, выход признаков к элемен5

55 тарным процессорам каждого P-го элементарного процессора подключен к co" ответствунщим входам (Р-I)-го и (Р+1)-го элементарных процессоров, выход признаков к элементарным процессорам первого элементарного процессора подключен к соответствунщему входу второго элементарного процессора, выход признаков к элементарным процессорам последнего Н-ro элементарного процессора подключен к соответствующему входу (Н-1)-ro элемент.арного процессора, причем каждый элементарный процессор содержит де" шифратор, два элемента 2-2-2-ЗИ-4ИЛИНЕ, три элемента З-ЗИ-2ИЛИ-НЕ, элемент 4-4И-2ИЛИ-НЕ, элемент 6И-НЕ, девять элементов 2И, четыре элеиента 2ИЛИ, первый и второй шинные формирователи, семь триггеров, три блока элементов ИЛИ, пять коммутаторов ° центральный процессорный элемент и схему ускоренного переноса, причем вход признаков Ь-го элементарного процессора соединен с входом дешифратора, выходы которого подключены к первым входам соответствунщих элемен- тов 2-2-2-3И-4ИЛИ-НЕ, Ç-ЗИ-2ИЛИ-НЕ, 4-4И-2ИЛИ-НЕ, выходы которых соединены с соответствующими входами элемента 6И-НЕ, выход которого подключен к первому входу первого элемента 2ИЛИ, второй вход которого является входом признака первого и второго элементарных процессоров, а выход соединен с первыми входами первого, второго, седьмого, восьмого, девятого элементов 2И и четвертого элемента 2ИЛИ, вторые. входы которых являются соответствуннцими входаии команд элементарного процессора, выход первого элемента 2И подключен к первым управ

В ляющим входам первого и второго шинных формирователей, выход второго элемента 2И подключен к управлякщему входу центрального процессорного элемента, выход седьмого элемента 2И соединен с первыми входами четвертого пятого и шестого элементов 2И, выход восьмого элемента 2И подключен к первым входам первого и пятого кои» мутаторов, выход девятого элемента 2И соединен с первыми входами второго и

1 четвертого коммутаторов, выход четвертого элемента 2ИЛИ подключен к первому входу третьего коммутатора, второй вход которого является входои признаков элементарного процессора, 31

1455344

32 а выход соединен с первым входом вто. рого блока элементов ИЛИ, первый, второй и третий выходы второго блока элементов ИЛИ подключены к установочным входам первого, второго и третьего триггеров соответственно, выходы которых соединены с вторыми входами четвертого, пятого и шестого элементов 2И соответственно, выходы которых подключены к установочным входам четвертого, пятого и шестого триггеров соответственно, вход-выход данных элементарного про såññoðà соединен с входом данных центрального процессорного элемента и выходом данных .первого шинного формирователя, второй вход которого подключен к выходу данных центрального процессорного элемента, вход маски элементарного 2р процессора явпяется входом маски центрального процессорного элемента, вход и выход переноса которого соединены с выходом и входом схемы ускоренного переноса соответственно, вход 25 данных от (P-1)-го элементарного процессора является вторым входом первого коммутатора, выход которого соединен с первым входом первого блока элементов ИЛИ, вход данных от (Р+1)го элементарного процессора является вторым входом второго коммутатора, выход которого соединен с вторым входом первого блока элементов ИЛИ, вы- ход которого подключен к входу данных от элементарных процессоров цент° рального процессорного элемента, вход признаков от (P-1)-ro элементарного процессора соединен с пятым входом элемента 4-4И-2ИЛИ-НЕ и с вторым вхо- 4О дом пятого коммутатора, выход которого соединен с первым входом третьего блока элементов ИЛИ, вход признаков от (Р+1)-ro элементарного процессора соединен с шестым входом элемента 4>

4-4И-2ИЛИ-НЕ, пятым входом третьего элемента 3-ЗИ-2ИЛИ-НЕ и вторым входом четвертого коммутатора, выход которого соединен с вторым входом третьего блока элементов ИЛИ, выход которого подключен к второму входу второго блока элементов ИЛИ, выход данных на элементарные процессоры центрального процессорного элемента является одноименным выходом элементарного процессора, выход признака центрального процессорного элемента соединен с установочным входом седьмого триггера, прямой выход которого соединен с вторыми входами схем 2-2-2-ЗИ-4ИЛИНЕ, 3-ЗИ-2ИЛИ-HE и выходом признаков к элементарным процессорам, инверсный выход седьмого триггера соединен с первыми входами второго и третьего элементов ИЛИ, прямой выход шестого триггера подключен к третьим входам элементов 2-2-2-3И-4ИЛИ-НЕ, первого элемента Ç-ЗИ-2ИЛИ-НЕ, первому входу второго шинного формирователя и выходу признаков к элементарным процессорам, инверсный выход шестого триггера соединен с вторыми входами третьего элемента 2И, третьего элемента 2ИЛИ и седьмым входом элемента

4-4И-2ИЛИ-НЕ, прямой выход четвертого триггера подключен к четвертым входам элементов 2-2-.2-3И-4ИЛИ-НЕ, первого элемента Ç-ЗИ-2ИЛИ-НЕ, третьим входам второго и третьего элементов Ç-ЗИ-2ИЛИ-НЕ, вторым входам элемента 4-4И-2ИЛИ"НЕ и второго шинного формирователя и выходу признаков к элементарным процессорам, инверсный выход четвертого триггера подключен к первому входу третьего элемента 2И, выход которого соединен с вторым входом второго элемента 2ИЛИ и пятым входом второго элемента

2-2-2-3И-4ИЛИ-НЕ, выход пятого триггера подключен к пятому входу первого элемента Ç-ЗИ-2ИЛИ-НЕ, четвертому входу третьего, третьему входу второго шинного формирователя и выходу признаков к элементарным процессорам, выходы второго и третьего элементов

2ИЛИ подключены к третьему и четвертому входам элемента 4-4И-2ИЛИ-НЕ.

I 455344 ииа команб посиеднеаа ЗП ии а о ки и мака е неао

-аа а/и аканан

-И качаю шимап изм ю има//аски има внииа 2 а а

//

П иа

578

V б7 896

9 .6

4 и И

К ию rv а2 17 б1У

17 1/в

f7 980 2 а жм н 2 юиьИ

/) ЩЭСФЯУ уы а .у,юменларнии å<

5-аи 15 ягыпеР////ад

//ий

/7/Юф"ГЖ/9 /-ый

У Щ фЖ/ИУ/О< м/й

„лра/1в сср!

455344

СЬ2. Б

1455344! 455344! 455344 ь- ф

@e < » а л Я с ф

Ф Зе. % В » »

Д, ф ф ф щ л » ф йд 4. »

Составитель В.Сычев

Техред И. Ходанич

Редактор Л. Пчолинская

Корректор М.Самборская е»А»м.

Заказ 7454/54 Тираж 667 Подписное

) C "

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. ужгород, ул. Проектная, 4 », »

-„кф ф( ф «Ф

» 0 0 .„° .Ф »Ъ Ф

» y+g

»

»»

»ф мц, »wt ЕЕ

4,аф

° рю » а. Ф с

» ф

%:

7 Ч

» » « »» л

4с ф,р ф »»» °, с К

- В М „л ф -: » л, g» +