Устройство управления скоростью дискового носителя информации

 

Изобретение относится к технике хранения информации на подвижном носителе и -может быть использовано в оптических и магнитных дисковых запоминающих устройствах. Изобретение позволяет при сохранении высоких характеристик стабильности скорости обеспечить режим псевдопостоянной линейной скорости носителя. Грубая стабилизация скорости осуществляется путем сравнения частот сигналовв частотном дискриминаторе 10 и воздействия разностным сигналом на электродвигатель I через первый вход усилителя 12 мощности. Канал грубой стабилизации скорости предназначен для поддержания скорости в диапазоне ра ботоспособности канала точной стабилизации , который состоит из первого и второго импульсных датчиков 2, 3 скорости вращения, блока 4 функциональных преобразователей, регистра 5 --ш Ф О) с-ж. 4ib 01 СП СО О)

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„Я0„„1455361

И11 4 С 11 В 19/24

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ fHHT СССР (21) 4127722/24-10 (22) 04.10.86 (46) 30.01.89. Бюл. 9 4 (72) О. Ф. Бузин, Н. П. Вашкевич, С. П. Кульков и П. П. Макарычев (53) 681.846.7(088.8) (56) Патент США - 4514771, кл. G 11 В 19/24, 1985.

Авторское свидетельство СССР

11 1195387, кл. G 11 В 19/24, 1985. (54) УСТРОЙСТВО УПРАВЛЕНИЯ СКОРОСТЬЮ

ДИСКОВОГО НОСИТЕЛЯ ИНФОРМАЦИИ (57) Изобретение относится к технике хранения информации на подвижном носителе и может быть использовано в оптических и магнитных дисковых запоминающих устройствах. Изобретение позволяет при сохранении высоких характеристик стабильности скорости обеспечить режим псевдопостоянной линейной скорости носителя. Грубая стабилизация скорости осуществляется путем сравнения частот сигналов в частотном дискриминаторе 10 и воздействия разностным сигналом на электродвигатель 1 через первый вход усилителя 12 мощности. Канал грубой стабилизации скорости предназначен для поддержания скорости в диапазоне ра" ботоспособности канала точной стаби" лизации, который состоит из первого и второго импульсных датчиков 2, 3 скорости вращения, блока 4 функциоЖ нальных преобразователей, регистра 5

1455361 памяти, регистра 6 памяти, цифрового генератора 7 пилообразного сигнала, арифметико-логического блока 8 и цифрового пропорционально-интегрального регулятора 9. Канал точной стабилизаИзобретение относится к технике хранения информации на подвижном носителе и может быть использовано в оптических и магнитных дисковых ЗУ.

Цель изобретения — расширение функциональных возможностей устройства за счет обеспечения возможности функционирования в режиме псевдопо-! стоянной линейной скорости вращения носителя, На чертеже изображена структурная схема устройства управления скоростью дискового носителя информации.

Устройство содержит электродвигатель 1 постоянного тока, второй им:пульсный датчик 2 скорости вращения,, первый импульсный датчик 3 скорости вращения, блок 4 функциональных пре,образователей, регистр 5 памяти, 1 блок б памяти, цифровой генератор 7 .:: пилообразного сигнала, арифметико логический блок 8, .цифровой пропорци1 онально-интегральный регулятор 9, .часчЬтный дискриминатор 10, цифроана логовый преобразователь 11, усили,тель 12 мощности.

Арифметико-логический блок 8 содержит одноразрядную схему 13 сравнения, первый сумматор 14, блок 15 инверторов, блок 16 управляемых инверторов, цифровой коммутатор 17, второй сумматор 18.

Дисковый носитель информации и кодовый диск датчиков скорости (не показаны) закреплены на валу электродвигателя 1. Выход второго датчика

2 скорости соединен с первым входом частотного дискриминатора 10, вторым управляющим входом блока 6 памяти и управляющим входом регистра 5 памяти.

Выход первого датчика 3 скорости соединен с первым управляющим входом блока 6 памяти. Вход блока 4 функциональных преобразователей соединен с внешней шиной адреса информационной ции воздействует на электродвигатель

1 через второй вход усилителя 12 мощности. Выходной сигнал усилителя 12 мощности определяется суммой сигналов на его входах. 1 з.п. ф-лы, 1 ил. дорожки, первый выход подключен к второму входу частотного дискриминатора 10> второй .выход<- к входу управляемого цифрового генератора 7 пилообразного сигнала и к третьему вхо" ду арифметико-логического блока 8.

Выход регистра 5 памяти соединен с вторым входом арифметико-логического блока. Выход блвка 6 памяти соединен

10 с первым входом арифметико-логического блока 8. Выход управляемого цифрового генератора 7 пилообразного сигнала соединен с информационными входами регистра 5 памяти и блока 6 памяти. Выход арифметико-логического блока 8 через цифровой пропорционально-интегральный регулятор 9 и цифроаналоговый преобразователь 11 подключен к первому входу усилителя 12 мощности, второй вход которого соединен с выходом частотного детектора 1 0 и выход которого подключен к входу электродвигателя 1,.

В арифметико-логическом блоке 8 старший разряд первого входа подан на первый вход схемы 13 сравнения, а младшие разряды - на вход блока 15 инверторов, старший разряд второго

30 входа подключен к второму входу схемы 13 сравнения, а младшие — на первый вход первого сумматорй 14. Третий вход соединен с информационным входом блока 16 управляемых инверторов. Выход схемы 13 сравнения подклю35 чен к управляющему входу цифрового коммутатора 17, выход которого является выходом блока 8. Информационный выход первого сумматора 14 подключен к первому информационному вхо40 ду цифрового коммутатора 17 и к первому входу второго сумматора 18. Выход переполнения первого сумматора

14 подключен к управляющему входу блока 16 управляемых инверторов. Выход блока 15 инверторов соединен с

1455361 вторым входом первого сумматора 14.

Выход блока 16 управляемых инверторов подключен к второму входу второго сумматора 18, выход которого подан на второй информационный вход цифрового коммутатора 17.

Блок 4 функциональньк преобразователей предназначен для преобразования кодов адресов дорожек в коды, опреде- 10 ляющие скорость носителя в каждой зоне. На втором выходе блока 4 функциональных преобразователей образуется код канала точной стабилизации скорости, который задает период пересчета 15 цифрового генератора 7 и участвует в образовании выходного сигнала арифметико-логического блока 8. На первом выходе блока 4 функциональных преобразователей образуется код канала 20 грубой стабилизации, который поступает на вход частотного детектора 1О.

Выходной код канала точной стабилизации скорости

45

Управляемый цифровой генератор 7 пилообразного сигнала предназначен для выработки цифрового нарастающего сигнала и импульсного напряжения, где j = О, 1, 2, ..., z-1 — номер зоны;

Int(.) — целая часть числа, за- 30 ключенного в скобки;

dt s — угловое расстояние между первым 3 и вторым 2 дат.чиками скорости; 0 частота задающего Гене ратора в управляемом цифровом генераторе 7 пилообразного сигнала;

7 — заданная линейная скорость вращения диска; 40 и — количество периодов цифровой "пилы" управляемого генератора 7 пилообразно го сигнала за заданное время движения каждой метки кодового диска датчиков скорости от первого датчика 3 до второго датчика 2;

R> — диаметр самой внутренней 50 дорожки на диске;

R - диаметр. самой внешней

1 дорожки на диске (z— количество зон на диске).

Блок 4 функциональных преобразова- 55 телей может быть построен на основе постоянных или перепрограммируемых (если необходима смена линейной ско-, рости диска) ЗУ, на входы которых подаются коды адресов дорожек, а с выходов снимаются выходные коды, предварительно рассчитанные и записанные в соответствующие ячейки ЗУ.

Регистр 5 памяти предназначен для записи и хранения кодов, поступающих на его информационный вход с выхода цифрового генератора 7, пилообразных сигналов. Момент записи определяется сигналом на управляющем входе, т,.е. сигналом с выхода второго датчика 2 скорости. Следовательно, длительность хранения каждого очередного кода— время; между импульсами второго датчика 2 скорости.

Блок 6 памяти предназначен для записи и хранения кодов, поступающих на информационный вход с выхода цифрового генератора 7 пилообразных сиг налов ° Момент записи кода определяется сигналом на первом управляющем входе, т.е. сигналом с вькода первого датчика 2 скорости. Сигнал на втором управляющем входе блока 6 памяти организует адресацию памяти (распределение входных кодов по соответствующим ячейкам блока 6 памяти) и одновременно чтение информации на выход блока 6 памяти. Минимально необходимое для работы блока 6 памяти количество его ячеек равно количеству меток кодового диска, находящихся. между первым 3 и вторым 2 датчиками скорости. Длительность хранения каждого очередного кода в ячейках блока 6 памяти — время движения каждой метки кодового диска от первого датчика 3 скорости до второго датчика 2. Таким образом, при появлении импульса от каждой метки кодового диска на выходе первого датчика 3 скорости в соответствующую ячейку блока 6 памяти записывается текущее состояние цифрового генератора 7 пилообразного сигнала и хранится до момента появления импульса второго датчика 2 скорости от той же самой метки, после чего считывается на выход блока 6 памяти и совместно с вькодными сигналами регистра 5 памяти и блока 4 функциональных преобразователей участвует в образовании выходного сигнала арифметикологического блока 8.

1455361! одирующего соседние периоды пилы !! и. последовательно нулем и единицей. Период "пилы" определяется кодом М

:1оступающ на его вход с первого 5 шкода блока 4 функциональных преобразователей:

Т„. N ° /f; j 0 1, 2,...,z-l;

10 де Т - период "пилы" при работе !.! в j-й зоне;

М вЂ” код на входе генератора 7;

f -. частота задающего генератоо ра; 15 г — количество зон на диске.

С заданным временем движения кажой метки кодового диска от первого атчика скорости до второго

T = dQ/ 1-;, д ц — угловое расстояние между датчиками скорости;

Й вЂ” заданная угловая скорость

1 при работе устройства в зоне, период "пилы" Т „свя!

3 зан следующим соотношением: де

1 т ° = т ° n

"1 где n - количество периодов "пилы" за заданное время движения каждой метки кодового диска от первого датчика скорости до второго.

Арифметико-логический блок 8 предназначен для выработки цифрового сиг- 50 нала N. в соответствии с выражением:

Н; -Б; „, если S l =S;;, n=2,4,6,... (1) Б;,! Ni,!+N, если Б, Я;.!.

N, !

N;,z-N;,-М, если S;,

N;iq-1!1,, О, и = 2, 4, 6,...

Таким образом, цифровой генератор 7 цифрового сигнала вырабатывает периодическую последовательность кодов 40

N старший разряд $ которых несет информацию о знаке, а младшие разряды изменяются от 0 до М -l.

Цифровой генератор 7 пилообразного сигнала может быть построен на ос- 45 нове счетчика с переменным коэффициентом деления и счетного триггера.

N, -N, если Я; ФЯ;!, п=1 3 5 ° ° °

| если S, =S

n = 1,3,5..., 1!1; !+М1 э (2) 11!2 Ni 1 jq

ecJIH S i, @=S !,! п = 1,3,5,..., где j-0,1

i=0,,2...,, z-1 — номер эоны;, 1,2,... — номер такта работы преобразователя 8; — соответственно значения !,!

Ф кода и знака напряжения цифрового генератора 7 пилообразного сигнала, поступающих на первый вход арифметико-логического блока 8 через блок 6 памяти и соотN!. HS !!! ветствующие моментам времени появления импульсов первого датчика 3 скорости (прохождения меток кодового диска возле первого датчика 3 скорости);

N; < eS; — соответственно значения кода и знака напряжения цифрового генератора 7 пилообразного сигнала, поступающие на вторые входы арифметико-логического блока 8 через регистр 5 памяти, и соответствующие моменты времени появления импульсов второго датчика 2 скорости;

М„ - код на третьем входе

1 арифметико-логического блока 8, поступающий с второго выхода блока 4 функциональных преобразователей.

Сравнение знаков S ° и S осущеlie !,1 ствляется схемой !3 сравнения. .В первом сумматоре 14 определяется разность М; и N;„. В блоке 15 инверторов происходит инверсия кода N .. !

,!

В блоке 16 управляемых инверторов взависимости от знака разности N; !—

N;, (определяется состоянием выхода !! переполнения первого сумматора) осуществляется или не осуществляется инверсия кода .М (см. (1) и (2)), 3

На выходе второго сумматора 18 образуется код N z-N;,+Ì; или N;!-N;„ ".

1455361

«М1. Код на выходе цифрового коммутатора 17 является выходным кодом арифметико-логического блока 8. В зависимости от выходного сигнала схемы 13 сравнения на выход цифрового коммутатора 17 передается выходной сигнал первого сумматора 14 или второго сумматора 18.

Частотный дискриминатор 10 пред- 10 назначен для сравнения текучей частоты сигнала на первом входе (на выходе второго датчика 2 скорости) и заданной частоты сигнала датчика в зо» не, определяемой кодом на втором вхо- 15 де (на втором выходе блока 4).

Устройство работает следующим образ ом.

Грубая стабилизация скорости осуществляется путем сравнения частот 20 сигналов в частотном дискриминаторе

10 и воздействии разностным сигналом на электродвигатель 1 через первый вход усилителя 12 мощности (выходной сигнал усилителя 12 мощности опреде- 2Б ляется суммой сигналов на.его входах .

Канал грубой стабилизаций скорости предназначен для поддержания скорости в диапазоне работоспособности канала точной стабилизации, который работа- 30 ет следующим образом. При вращении двигателя и движении меток кодового диска с датчиков скорости 2 и 3 снимаются сигналы. При появлении импульсного сигнала на выходе первого датчи- З ка 3 скорости производится запись состояния цифрового генератора 7 пилообразного сигнала в ячейку блока 6 памяти, а при появлении импульсного сигнала на выходе второго датчика 2 40 скорости — запись состояния цифрового генератора (пилообразного сигнала) в регистр 5 памяти и одновременное чтение из ячейки памяти блока 6 состоя.ния цифрового генератора 7 пилообраз- 45 ного сигнала, соответствующего прохождению данной метки кодового диска через датчик 3. Выходные сигналы регистра 5 памяти, блока 6 памяти и блока 4 функциональных преобразова- б0 телей 4 обрабатываются в арифметикологическом блоке 8..Уменьшению скорости электродвигателя 1 относительно заданной соответствует положительный код на выходе арифметико-логического блока 8, который далее через цифровой регулятор 9, цифроаналоговый преобразователь 11 и усилитель 12 мощности вызывает увеличение скорости электродвигателя 1 и компенсацию возникшего отклонения скорости. Аналогично увеличению скорости электродвигателя 1 относительно заданной соответствует отрицательный код на выходе арифметико-логического блока 8, который вызывает уменьшение скорости электродвигателя 1. Изменение адреса дорожки на входе блока функциональных преобразователей, происходящее при движении позиционера по радиусу диска, вызывает соответствующее изменение выходных кодов блока 4, функциональных нреобразователей периода "пилы" цифрового генератора 7 пилообразного сигнала и далее скорости электродвигателя 1.

Формула и з о б р е т е н и я

l. .Устройство управления скоростью дискового носителя информации, содер-. жащее последовательно соединенные между собой усилитель мощности и . электродвигатель постоянного тока с установленными на его валу дисковым носителем информации и кодовым диском первого и второго импульсных датчиков скорости вращения, а также первый и второй импульсные датчики скорости вращения, блок памяти, регистр памяти, цифровой генератор пилообразного сигнала, цифровой пропорционально-интегральный регулятор, частотный дискриминатор и цифроаналоговый преобразователь, причем выход первого датчика скорости соединен с первым управляющим входом блока памяти, выход второго датчика скорости соединен с вторым управляющим входом блока памяти, первым входом частотного дискриминатора и управляющим входом регистра памяти, выход цифрового генератора пилообразного сигнала. соединен с информационными входами блока памяти и.регистра памяти, выход цифрового пропорционально-интегрального регулятора соединен через цифроаналоговый преобразователь с первым входом усилителя мощности, выход частотного детектора подключен к второму входу усилителя мощности, о т л и ч а ю— щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения возможности функциони1ования в режиме псевдопостоянной линейной скорости вращения носителя, в него введены

1455361

Составитель С. Подорский

Редактор Е. Копча Техред M. Ходанич Корректор С р

С. Черни

Заказ 7456/55 Тираж 558 Подписное

BHHHIIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5 о

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4 баллок функциональных преобразователей

Ц арифметико-логический блок, а цифровой генератор пилообразного сигнаЛа выполнен управляемым, причем вход блока функциональных преобразователей соединен с шиной адреса информационой дорожки, первый выход соединен с торым входом частотного дискриминара, а второй выход соединен с вшо- 10 ом цифрового генератора пилообразноо сигнала и третьим входом арифметио-логического блока, первый вход оторого соединен с выходом регистра амяти, а второй вход соединен с вы.... 15 одом блока памяти, выход арифметикоогического блока соединен с входом рового пропорционально-интегралього регулятора.

2. Устройство по п. 1, о т л и — 2О а ю щ е е с я тем, что арифметио-логический блок состоит из одноазрядной схемы сравнения, первого умматора, блока инверторов, блока равляемых инверторов, цифрового 25 оммутатора и второго сумматора, прием старший разряд первого входа

1 рифметико-логического блока подключен к первому входу схемы сравнения, младшие разряды - к входу блока инверторов, старший разряд второго входа арифметика-логического блока подключен к второму входу схемы сравнения, младшие разряды — к первому входу первого сумматора, третий вход арифметико-логического блока подключен к информационному входу блока управляемых инверторов, выход схемы сравнения соединен с управляющим входом цифрового коммутатора, информационный выход первого сумматора соеди- . нен с первым информационным входом цифрового коммутатора и первым входом второго сумматора, выход переполнения первого сумматора подключен к управляющему входу блока управляемых инверторов, выход блока инверторов соединен с вторым входом первого сумматора, выход блока управляемых инверторов подключен к второму входу второго сумматора, выход второго сумматора соединен с вторым информационным входом цифрового коммутатора, выход которого является выходом всего арифметико-логического блока.