Мажоритарно-резервированная магистральная модульная вычислительная система

 

Изобретение относится к вычислительной технике, и может найти применение при построении высоконадежных систем. Цель изобретения - расширение функциональных возможностей за счет резервирования активных модулей. Система состоит из блоков голосования , синхронизаторов, процессоров, активных модулей, пассивных модулей, блоков магистральных формирователей, регистра адреса данных, тактового генератора. Цель изобретения достигй- ётся за счет обнаружения отибок блоком голосования и включения отдель- .ного синхронизатора на каждую подсистему . 2 з.п. ф-лы, 11 ил. ;

СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

i(51) 5 G 06 F 11/18 сl

ОПИСАНИЕ ИЗОБРЕТЕНИЯ . К АВТОРСКОМУ СВИДЕТЕЛЬ©ТВУ ч,.- ",. n

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbITHRM

ПРИ ГКНТ СССР (46) 30.09,90,Вюл. У 36 (21) 4 114319/24-24 (22) 29,08.86 (72) С,Д.Коновалов, Ю.С.Чистяков. и С.Д.Беловзоров (53) 681,32(088,8) (56) Патент Великобритании У 2093614, кл. G 06 F 11/18, 1985, Северяк Д.П., Кики В., Мэйберн Х, и др. Исследование систем C С + и С : Опыт обеспечения отказоустойчиво™сти в мультипроцессорных системах. ТИИЭР, т. 66, II 10 октябрь

1978, с. }06-111, (54) МАЖОРИТАРНО-РЕЗЕРВИРОВАННАЯ МАГИСТРАЛЬНАЯ МОДУЛЬНАЯ ВЫЧИСЛИТЕЛЬНАЯ

СИСТЕМА

Изобретение относится к вычислительной технике и может найти применение при построении систем обработки информации высокой надежности.

Цель изобретения — расширение функциональных воэможностей за счет резервирования активных модулей.

На фиг. 1, 2.приведена структурная схема предлагаемой мажоритарно- резервированной магистральной модуль» ной вычислительной системы1 на

-фиг. 3, 4 " структурная схема синхронизатора; на фиг. 5 — функциональная схема узлов синхронизации сигна» лов синхроимпульсов активного уст" ройства ввода, синхроимпульсов пассивного устройства, требования пря-. мого доступа, требования прерывания, предоставления прямого доступа, предоставления прерывания и подтвержде(57) Изобретение относится к вычислительной технике, и может найти при менение при построении высоконадежных систем. Цель изобретения — расширение функциональных возможностей sa счет резервирования активных модулей.

Система состоит иэ блоков голосования, синхронизаторов, процессоров, активных модулей, пассивных модулей, блоков магистральных формирователей, регистра адреса данных, тактового генератора, Цель изобретения достиг4" ется эа очет обнаружения ошибок блоком голосования и включения отдельного синхронизатора на каждую под-. систему. 2 з.п. ф-лы, 11 ил. ния выбора; на фиг. 6 - функциональ:ная схема узла синхронизации сигналов вывода; на фиг. 7 — функциональная схема узла формирования задержанных . ,управляюших сигналов; на фнг. 8 ; функциональная схема блока голосования, на фиг. 9 — временная диаграмма магистральных сигналов резервируемой подсистемы при ошибке в операции "Ввод"; на фиг. 10 — временная диаграмма магистральных сигналов прн ошибке в выполнении операции

"Запись", на фиг. II — временная ди- . аграмма прерывания программы црн ошибке в формировании вектора прерыванияя.

Мажоритарно-резервированная магистральная модул ьная вычислительная система (см. фиг. I, 2) содержит И параллельно и сннхроннс работающих! 45764 резервируемых подсистем, в состав каждой иэ которых входят блок голосования, синхронизатор 2, процессор 3,,2 активных модулей 4 ° m пассивных модулей 5, блок 6 магистраль5 них формирователей блока голосовайия ° блоки 7у магистральных формиро" вателей процессора, блоки. 7,-72tма" гистральных формирователей активных модулей, .блоки 7,-.7. магистральных формирователей пассивных устройств, регистр 8 адреса данных.и тактовый генератор 9.

Синхронизатор (см. фиг. 3, 4) содержит узлы 10,-10> синхронизации сигналов соответственно синхроимпульсов активного устройства ввода, синхронмпульсов пассивного устройства, требования прямого доступа, требова- 20 ния прерывания, предоставления прямого доступа, предоставления прерывания, подтверждения выбора, узел 1 1 синхронизации сигналов в вывод, элементы ИЛИ 12-16,, элементы И 17-24, 25 элементы задержки 25-29, элементы НЕ

30-31 и узел 32 формирования задержанных управляющих сигналов.

Узлы 1 0,-108 (см. фнг. 5) содержат элемент голосования 33, элемент И З0

34, элемент. задержки 35, элемент И

36 и элемент ИЛИ 37.

Узел .11 (см. фиг. 6) содержит элемент голосования 38, элемент И 39 элемент задержки 40, элемент И 41, элемент ИЛИ 42 и элемент НЕ 43.

Узел 32 формирования задержанных управляющих сигналов (см. фиг. 7) содержит элементы И 44-48, элементы задержки 49-52, элементы НЕ 53-55 и 40 триггеры 56 59.

На шинах 71 адрес/данные (ДА) (см. фиг. 1, 2) активный модуль или процессор устанавливает адрес и выставляет сигнал 72 синхронизации ак" тивного устройства (СИА). После прихода К н более сигналов 72 CHA .íà вход узла 1О синхронизации (см. фиг. 3, .4) на его выходе появляется сигнал 73 СИАГ, который через элемент

ИЛИ 12 формирует сигнал 74 "Строб, ошибки", подаваемый в блок голосо» вания (см, фиг. 8). Сигнал СИАГ задерживается элементом задержки 25 на время анализа ошибки в блоке 1 голосования. После установления ответного сигнала-75",Ошибка" .формирователи 7 неверно. работающей подсистемы переключаются на прием данных, и, значит, прекращается выдача неверного адреса из неисправного актив-, ного модуля 4 нли процессора 3 .на магистраль. Одновременно по сигналу

75 "Ошибка" осуществляется запись адреса в регистр 8 адреса данных и открываются для передачи данных на шины 71 формирователя 6, исправляя тем самым неверное значение кода адреса (первая. заштрихованная область на фнг. 9); "Ошибка" 75 поступает также н узел 32 формирования задержанных управляющих сигналов син" хронизатора 2 (см. фиг.,7). В узел

32 сигнал 75 через элемент И 45 и триггер 57 формирует сигнал 76 "Запрет СВ", который через элемент

НЕ 31 запрещает прохождение задержанного сигнала 73 CHAL и сигнала 77

"Ввод Х", С задержкой, необходимой для установки правильного адреса, узлом 32 через элемент 52, элемент

И 44 и триггер 56 формируется сигнал 78, который через элемент ИЛИ 13 вызывает появление магистрального сигнала 79 CHAM. По сигналу 79 фик" снруется появление "своего", адреса на шинах 71 в схемах управления того из модулей 4 и 5, которому этот адрес соответствует и с которым та- ким образом устанавливается магистральный обмен, Блок 1 голосования (см. фиг. 8). содержит n (n разрядность блока) эле" ментов 60 голосования, элемент ИЛИ

61 элементы задержки 62, 63, элемен45 ты ИЕ 64-66, элементы И 67, 68, элемент ИЛИ 69 н триггер 70, Позициями 71-99 на фиг. обозначены шины передачи сигналов управления., В качестве штатных протоколов

50 могут быть выбраны стандарты обмена в любой нз известных магистральньм .систем Переход от одного стандарта .к другому потребует изменения работы синхронизатора. 2, 1

Рассмотрим работу системы на примере широко распространенного интер"фейса микро-ЭВМ "Электроника-60

4

На фиг. 9 приведены временные диаграммы магистральных сигналов одной

gs подсистем прн выполнении, операции пЧтение данных" ("Ввбд") í случае, когда имеют место ошибки при передаче как адреса, так и данных. Система при этом работает так, На фиг. 10 приведены временные диаграммы магистральных сигналов одной

30 из подсистем при выполнении операции "Запись данных" ("Вывод") и случае, когда имеют место ошибки при передаче как адреса, так и данных по магистрали.

Адрес на шинах 71 ДА и сигналы

73 СИАГ, 75 "Ошибка", 79 СИАМ устанавливаются при корректировке и передаче адреса по магистрали так же, как и в случае выполнения операции

40 "Ввод". Кроме того, сигнал 75 "Ошибка" через элемент И 46 и триггер 59 вводит сигнал 86 "Запрет В", который поступает на вход элемента НЕ 43 и до завершения передачи адреса по маги45 страли и установки передаваемых данных на шинах 71 задерживает появление сигнала 87 "Вывод I" на выходе узла 11, Появлению сигнала 88 "Вывод" на выходе активного модуля предшествует установка на выходных шинах переданаемых данных. Поэтому до завершения корректировки адреса его значение считывается на магистраль с регистра 8 адреса данных. Б это время в нормально работающих подсистемах (сигналы 75 "Ошибка" и следов,ятельно, 86 "Запрет В" с гсутствуют) н ответ на К и более сигналон S8 Вынод"

5 . 145

С задержкой, необходимой для гарантированной фиксации "своего" адреса, снимается сигнал 75 "Ошибка" и формирователи 6 и 7 возвращаются в свое нормальное состояние: 6 - на прием данных с шин 71, 7 - в режим прием - передача, в зависимости от сигналов управления соответствующих модулей.

В то время,,как идет корректировка адреса на шинах 71, активное устройство выставляет сигнал 80 "Ввод".

После прихода К и более сигналов

"Ввод" на вход узла 10 синхронизации на его выходе появляется сигнал 77

"Ввод I". Сигнал 75 "Ошибка", сформировав сигнал 76 "Запрет СВ", не разрешает прохождение сигнала 77

"Ввод I" через элемент И 23, С задержкой, необходимой на фиксацию "своего" адреса модулем, и после воэнрата формирователей 6 и 7 в нормальное состояние через элемент задержки 49, элемент И 47 и триггер

58 формируется на выходе узла 32 сигнал 81, который через элемент ИЛИ

l4 вызывает поянление магистрального сигнала 82 "Ввод М". На сигнал 82 выбранный модуль подсистемы отвечает сигналом 83 синхронизации пассивного устройства (СИП), В этот момент происходит подсинхронизация подсистем, которая обеспечивается в данном случае узлом 10. Задержки формирования сигнала 83 СИП на неверно работающей магистрали, связанные с необходимостью корректировки . адреса, по сравнению с исправной магистралью составляют 250-300 нс. Поэтому значение задержки (элемент задержки 35) и соответствующем узле.

10 принято равным 500 нс с таким расчетом, чтобы подсистемы после ошибки адреса в одной из них не вышли из синхронизма, На выходе узла 10 формируется сигнал 84 СИПГ. Зтот сигнал через элемент И 17 и элемент ИЛИ 12 формирует 74 сигнал "Строб ошибки" и с задержкой на время анализа ошибочной ситуации через элемент задержки 27 поступает на входы элементов И

19 и 20. В случае появления сигнала

75 "Ошибка" аналогично корректировке адреса происходит исправление данных (вторая заштрихованная область на фиг. 9), а сигнал 84 СИПГ с задерж" кой через элемент И 20, элемент задержки 29 и элемент ИЛИ 16 (сигнал

7643

85 СИНА) поступает на нходы активных модулей 4 и процессора 3.

В ответ на сигнал 85 СИЛА активный модуль 3 или 4 снимает сигнал

80 "Ввод".. При этом последовательно снимаются сигналы 77 "Ввод I", 75

"Ошибка", формирователи 6 и 7 приходят в нормальное состояние, снима10 ется сигнал 82 "Ввод М". В отнет на это. сбрасывается сигнал 83 СИП, а затем сигналы 84 СИПГ и 85 СИПА.3аканчивается цикл " Ввод" снятием сигналов 72 СИА, 73 СИАГ, 76 "Запрет

15 СВ", 79. СИАМ. Ъ

К этому моменту неисправная под-. система опаздывает но времени по отношению к правильно работающим.

>> Полная синхронизация подсистем произойдет в начале следующего цикла обмена на магистрали с приходом сигналов 72 СИА (соответствующие узлы

1 0;синхронизации сформируют сигна26 лы 73 СИАГ одновременно во всех подсистемах) .

643, Временная диаграмма предоставления прямого доступа к памяти в рассматриваемой системе отличается от штатного протокола обмена только тем, что управляющие сигналы 90 Требование прямого доступа" (ТПД), 91 "Предоставление прямого доступа (ППД) и 92

"Подтверждение выбора" (ПВ} проходят

О через соответствующие узлы 10 синхронизации", где осуществляется их подсинхронизация и формирование сигналов,93 ТПДА, 94.ППДИ и 95 ПВА, которые можно рассматривать как аналоги

5 соответствующих управляющих сигналов штатного протокола обмена.

На фиг. 11 приведена временная диаграмма прерывания программы в слу чае ошибки при формировании адреса

О вектора прерывания.

Работа системы в этом случае начинается с формирования модулями в подсистемах сигнала 96 "Требование прерывания" (ТПР), который, проходя че2э рез узел 10 синхронизации, вызывает появление на входе процессора 3 сигнала 97 ТПРА. Процессор 3- удовлетворяет требование, вырабатывая сначала сигназ1 80 "Ввод", а затем 98 ."Предо30 ставление прерывания" (ППР). Сигнал

80 "Ввод" через узел 10, элемент И

23 и элемент ИЛИ 14 формирует сигнал

82 "Ввод М", а сигнал 98 ППР через узел 10 вводит сигнал. 99 ППРН.

ЗБ

В ответ на сигналы 82 и 99 модуль снимает сигнал 96 ТПР и устанавливает на шинах 71 адрес вектора прерывания, после чего вырабатывает сиг

4р нал .83 СИП. Сигнал 83, пройдя через узел 10, вызывает появление сигнала

84 СИПГ, который через элемент И 17 и элемент ИЛИ 12 формирует сигнал

74, "Строб ошибки". В ответ на сигнал

4б 74 блок 1 голосования вырабатывает сигнал 75 "Ошибка" при неверно установленном адресе вектора. По сигналу

75 переключаются формирователи б„ 7 и корректируется адрес вектора преВО рывания. Сигнал 75 разрешает прохож-! дение задержанного на элементе за" держки 27 сигнала 84 СИПГ через элемент И 20 на вход элемента задержки

29, где ан задерживается на время, 55 необходимое для корректировки адреса вектора и затем через элемент ИЛИ

16 формирует сигнал 85 СИПА. В ответ на сигнал 85 процессор 3 снимает сигнал 80 "Ввод". После этого последо/

1457 через узел 11 и элемент задержки 26, элемент И 24 и элемент ИЛИ 15 будет установлен сигнал 89 "Вывод М". В ртвет иа сигнал 89 модули подсисгем (в каждой подсистеме один)выставит:. сигнал 83 СИП. Начиная с этого момента," нормально работанщие подсистемы будут приостановлены благодаря задержке в элементе задержки 35 до 1 появления сигнала. СИП от модуля в неисправной подсистеме, С его появлением произойдет подсинхронизация параллельно работающих подсистем.

В неисправной подеистеме, как это 1 представлено на фиг. 8, сигнал 87

"Вывод I" появится на выходе узла .11 после снятия сигнала 86 "Запрет В".

В это время на шинах 71 всех магистралей установлены передаваемые. данные. 2

Сигнал 87 "Вывод I" через элемент

ИЛИ 12 формирует сигнал 74 "Строб ошибки". При появлении сигнала 75

"Ошибка" .от блока l голосования . происходит переключение фармиррваталей 6 и 7 с целью корректировки данных на шинах 71. Сигнал. 87 "Вывод

Т", задержанный на время анализа ошибочной ситуации элементом задержки ,26, поступает в этом случае через элемент И 18 на вход элемента задерж- . ки 28. Элемент задержки 28 задержи. вает сигнал "Вывод I" на время переключения формирователей 6 и 7 и корректировки данных на шинах 71. Затем этот сигнал с выхода элемента зедержки 28 через элемент. ИЛИ 5 формирует магистральный сигнал 89 "Вывод И".

На сигнал 89 появляется ответный сигнал СИП 83, с приходом. которого проГ

° исходит подсинхранизация подсистем, В этот момент формируется сигнал 84

СИПГ, который через элемент 21 и элемент ИЛИ 16 вызывает появление сигнала 85 СИПА. Поступление на вход активного модуля или процессора сигнала 85 ведет к снятию сигнала 88

"Вывод" и последовательному выключению сигналов 87 "Вывод I", 89 "Вывод M", снятию сигнала 75 "Ошибка";

;возвращению в нормальное состояние формирователей 6, 7 и снятию сигналов 84 СИПГ, 85 СИПА,. 73 CHAI и 79

CHAN. На этом магистральная операция

"Вывод" заканчивается.

Выполнение магистральной операции

"Ввод — пауза — вывод" являетая комбинацией различных этапов выполнения операций "Ввод" и "Вывод".!

45764 вательно снимаются сигналы 82 "Ввод

М", 75 "Ошибка", переключаются в нормальное состояние формирователи 6, 7 и сбрасываются сигналы 83 СИП,. 84

СИПГ, и 85 СИПА, На,этом операция передачи адреса вектора прерывания заканчивается.

Если все модули вычислительной системы исправны или исправны хотя 10 бы те модули, которые участвуют.в обмене информацией по магистрали в данный момент времени, то протокол обмена практически ничем не отлича, ется от штатного протокола. В этом случае может наблюдаться лишь рассинхронизация магистральных сигналов в подсистемах, вызванная различиями в скорости распространения сигналов по однотипным электрическим цепям. 20

Элементы задержки 35 и 40 в узлах !

О и !1 синхронизации синхронизаторов

2 будут в течение каждого цикла обмена на магистрали осуществлять операцию поддержки подсистем в синхронизме. Кроме того, дополнительные задержки по сравнению со штатным протоколом обмена необходимы для анализа ошибочной ситуации на магистрали. Эти задержки формируются элемен- З0 тами задержки 25, 26 и 27 синхронизаторов 2.

Формула из с б ретения

1. Мажоритарно-резервированная магистральная модульная вычислительная система, содержащая тактовый генератор и N резервируемых подсистем, где N — кратность резервирования, 40 причем каждая иэ резервируемых подсистем содержит процессор и группу пассивных модулей, выход тактового генератора соединен с тактовыми входами всех процессоров, о т л и ч а- 45 ю щ а я с я тем, что, с целью расширения функциональных возможностей за счет резервирования активных мо- дулей, каждая резервируемая подсистема содержит блок голосования, ре- S0 гистр адреса данных, блок системных магистральнь|х формирователей, блок процессорных магистральных формирователей, группу активных модулей, группу блоков магистральных формирователей активных модулей, группу блоков магистральных формирователей пассивных модулей и синхронизатор, причем выходы блоков системных маги3 10 стральных формирователей i-й (i l,n) резервируемой подсистемы соединены с информационными входами i-й.группы блоков голосования, в каждой резервируемой подсистеме информационные выходы блока резервирования подключены K информационным входам регистра адреса данных, выходы котордго соединены с входами блока системных магистральных формирователей, входы-выходы которых"через шину адреса данных резервируемой подсистемы соединены с входами-выходами первых rpyrm блоков магистральных формирователей, активных модулей группы, блоков магистральных формирователей .пассивных модулей группы и блока процессоров магистральных формирователей, выход сигнала наличия ошибки блока голосования соединен с входом сигнала наличия ошибки синхронизатора, входом синхронизации регистра адреса данных и управляющими входами блока системных магистральных формирователей, блока процессор- ных магистральных формирователей, блоков магистральных формирователей активных модулей группы и блоков магистральных формирователей пассивных модулей группы, выход синхроимпульса пассивного устройства синхро-. низатора соединен с одноименными входами синхрсимпульсов пассивного устройства процессоров активных и пассивных модулей, выходы сигналов стрсба ошибки, ввода синхрсимпульса активного устройства и выьсда первой группы синхронизатора соединены с одноименными входами блока голосования, выхсдь| сигналов синхрсимпульса активного устройства, ввода и вывода второй группы синхронизатора соединены с одноименными входами активных и пассивных модулей, выход сигнала предоставления прямого доступа синхронизатора соединен с входами предоставления прямого доступа активных модулей, выход предоставления прерывания синхронизатора соединен с входами предоставления прерывания пассивных модулей, выход тактового генератора соедиыен с тактсвьичи:входами актикных мсдулей, выходы сигналов сиихрсимпульссв активных устройств, ввода, вывод,R предсстанления прерывания и предоставления прямого доступа процессора и активных модулей

i-й (i=Г, N) резервируемой подсистемы

ll 143764 обьединены и подключены m i-му разря.ду групп входов соответственно сигналов синхроимпульсов активных уст" ройств, ввода, вывода, предоставления прерывания и предоставления прямого доступа всех синхронизаторов, выходы сигналов требования прямого доступа и подтверждения выбора активных модулей iA (i 1,N) резерви- 10 руемой подсистемы соединены с i-м разрядом групп входов соответственно сигналов, требования прямого доступа и подтверждения выбора всех синхронизаторов, выходы сигналов синхро; 16 импульсов пассивного устройства и требования прерывания пассивных уст ройств i-й (ь1,N) резервируемой подсистемы соединены.с входами ь"го разряда групп входов сигналов синхроим" 20 пульса пассивного устройства и требования прерывания соответственно всех синхронизаторов, выходы требований прямого доступа; подтверждения выбора и требования прерывания синхронизатора 1.-й резервируемой подсистемы соединены соответственно с входами требования прямого доступа, подтверждения выбора и требования прерывания процессора i-й резервируемой под- ЗО системы -(1=1,N).

2. Система по и. 1, о т л и ч а- ю щ а я с я тем, что синхронизатор содержиг узел синхронизации синхроимпульсов активного модуля, узел синхронизации сигналов ввода, узел синхронизации сигналов вывода, узел синхронизации синхроимпульсов пассивного модуля, узел синхронизации сигналов требования прямого доступ па, узел синхронизации сигналов требования прерывания, узел синхронизации сигналов предоставления прерывания, узел синхронизации сигналов 4r предоставления прямого доступа, узел синхронизации сигнала подтверждения выбора, пять элементов ИЛИ, восемь .элементов И, пять элементов задержки, два элемента НЕ и узел форм?юрова- 6О иия задержанных управляющ3щ, сигна-. лов, который содержит четыре тригге-. ра, три элемента НЕ, пять, элементов

И и четыре элемейта задержки, s уз- ле формирования задержанных управля- ющих сигналов вьаод первого элемента задержки соединен с первым входом первого элемента И, выход которого сое.динен с входом установки в единицу .

3 12 первого триггера, выход второго элемента И соединен с входом установки, в единицу второго триггера, выход первого элемента HE соединен с входами установки в ноль первого и второго триггеров, выход второго элемента

НЕ соединен с первым входом третьего элемента И, выход второго элемента задержки через третий элемент НЕ соединен с входом установки в коль третьего триггера, выход первого триг; . гера соединен с первыми входами четвертого и пятого элементов И и входатретьего и четвертого элементов задержки, выход третьего элемента задержки соединен с вторьм входом четвертого элемента И, выход которо- го соединен с входом установки в еди" ницу третьего триггера, выход чет-, вертого элемента задержки соединен с вторым входом пятого элемента И, выход которого соединен с входом уста новки в ноль, четвертого триггера, вход установки н единицу которого под.ключен к выходу третьего элемента И,": группа входов сигналов синхроиыпульсов активного устройства синхронизатора подключена к входам узла синхронизации синхроимпульсов активного модуля, выход которого соединен с первым входом первого элемента ИЛИ и через первый элемент задержки сое-: динен с вторыми входами первого и третьего .элементов И узла формирования задержанных управляющих сигналов, первым входом второго элемента

И узла формирования задержанных yrtравляющих сигналов и входами первого элемента задержки и первого элемента

НЕ узла формирования задержанных управляющих сигналов, группа входов сигналов ввода синхронизатора соединена с входами узла синхронизации сигналов ввода, выход которого соединен с выходом сигнала .ввод первой группы выходов синхронизатора, тре. тьим входом четвертого элемента И узла формирования задержанных управляющих сигналов и входом второго элемента задержки узла формирования задержанных управляющих сигналов;. первым входом первого элемента И, выход которого соединен с третьим вхо дом первого элемента ИЛИ, выход которого соединен с выходом сигнала строба ошибки синхронизатора, группа входов сигналов вывода синхронизатора соединена с информационными

1457643

3. Система поп. j, отличаю щ а я с я тем, что блок голосования содержит М элементов голосования, где М вЂ” разрядность шины адреса данных резервируемой подсистем, триггер, дна элемента ИЛ, два элемента И, три элемента НЕ, два элемента задержки, причем g -й разряд -й группы инфор: GUrloHFLIx Входов блока соР» входами узла синхронизации сигналов ,ю вывода, выход которого соединен с третьим входом первого элемента ИЛЙ, выходом сигнала вывод первой группы

5 выходов синхронизатора, входом второго. элемента HE узла формирования задержанных управляющих сигналов и через второй элемент задержки соединена с первым входом второго элемента щ

И, группа входов сигналов синхроимпульсов пассивного устройства синхронизатора соединена с входами узла синхрОнизации синхроимпульсов пассив

КОГО мОДулЯ р ВыхОД КОТОРОГО соеДН» 15 нен с вторым входом первого элемента И, через третий элемент задержки соедийен с первыми входами третьего и четвертого элементов И, а также с первым входом пятого элемента И» щ вход сигнала ошибки.синхронизатора соединен с третьими входами первого и третьего элементов И узла формирования задержанных управляющих сигналов, вторым входом второго элемента .25

И узла формирования задержанных управляющих сигналов, вторыми входами третьего и четвертого элементов И, входом первого элемента НЕ, выход первого элемента задержки соединен с

1 первым входом шестого элемента И, вы» ход которого соединен с первым входом второго элемента Ий4, выход которого соединен с выходом синхроимпульса активного устройства второй груп- ( пы выходов синхронизатора, выход вто5 рого триггера узла формирования задержанных управляющих сигналов через

Второй элемент ИЕ соединен с вторым. входом шестого элемента И и первым 4g входом седьмого элемента И, выход которого соединен е первым Входом третьего элемента ИЛИ, выход которого соединен с выходом сигнала ввод второй группы выходов синхронизатора, 45 второй вход шестого элемента И подключен к выходу узла синхронизации сигналов вывода, выход первого эле. мента НЕ соединен с вторым входом третьего элемента И и первым входом восьмого элемента И, выход которого соединен с первым входом четвертогоэлемента ИЛИ, выход которого соеди- . н ен с в то рым в ходом пя то го зле ме нт а

И и выходом сигнала вывод второй груп" пы выходов синхрониз а тора, выход вто- 5

55, рого элемента И через четвертый элемент задержки соединен с Вторым входом четвертого элемента ИЛИ, выход

/ второго элемента задержки соединен с вторым входом восьмого элемента И, выход третьего элемента И соединен с первым входом пятого элемента ИЛИ, выход которого .соединен с выходим синхроимпульса пассивного устройства второй группы выходов синхронизатора, выход четвертого элемента И через пятый элемент задержки соединен с вторым входом пятого элемента ИПИ, третий вход которого подключен к вы- ходу пятого элемента И„ выход первого триггера узла формирования saдержанных управляющих импульсов сое- динен с вторым входом второго элемента KIN и выходом синхроимпульса ак". тивного модуля первой группы выходов синхронизатора, выходы третьего и четвертого триггеров узла формирования задержанных управляющих сигналов соединены соответственно с вторым входом третьего элемента ИЛИ и входом запрета работы уела синхронизации сиг-. налов вывода, группа входов требования прямого доступа синхронизатора соединена с входами узла синхронизации сигналов требования прямого доступа, выход которого соединен с вы" ходом требования прямого доступа синхронизатора, группа входов сигналов предоставления прямого доступа син» хронизатора соединена с входами узла синхронизации сигналов нредоставпе" ния прямого доступа, выход которого подключен к выходу сигнала предоставления прямого доступа синхронизатора, группа входов сигналов предоставления прерывания синхронизатора соединена с входами узла синхронизации сигналов предоставления прерывания, выход которого соединен с Выходом сигнала предоставления прерь вания синхронизатора, группа входов снгналсв подтверждения выбора синхронизатора соединена с входами узла синхронизации сигналов подтверждения выбора, выход которого соединен с выходом сигнала подтверждения выбора синхронизатора.

»! 45,764

Ю ф .с

° !5

Ф динен с i-м. входом -го элемента голосования (i 1,N; у 1,М), инФормационный выход j""ro элемента голосования соединен с j-и разрядом информацнон- .

Мис выходов блока (j l,Ì), выходы: 5 сигнала ошибки элементов голосования соединены с входами первого элемента

ИЛИ, выход которого соединен с информационным входом триггера, Выход ко.торого соединен с вйходом сигнала ошибки блока, вход строба ошибки блока подключен к входу синхронизации триггера, вход сцгнала сннхроимпульса активного устройства соеди- 15 нен с первым входом первого элемента

И и через первый элемент задержки

1 подключен к второму входу первого элемента И, выход которого подключен к первому входу второго элемента ИЛИ, выход которого соединен с первым. входом второго элемента И, выход которого соединен с входом установки в ноль триггера, вход сигнала ввод блока через первый элемент НЕ соединен с вторым входом второго элемента

ИЛИ, вход сигнала вывод блока через второй элемент НЕ подключен к третьему входу второго элемента ИЛИ, выход которого подключен к входу третьего элемента НЕ, выход которого через второй элемент задержки соединен с вторым входом второго элемента И.!

457643

I457643

77

Фиг.7

1457643

71 AA

73 cHAl

75 0яийа 1457643

7f ДА

7З CHAL

75 Ошийа

19 сиАИ

86 Заорал 8

85 СИРА

Фиг. О

71 AA

97 TOPA

И 8ЫИ

N OflP Pf

ae ceo

75 Ouudlru

65 сиПА

Фцг, lf

Составитель А.Чеканов

Редактор Т,Зубкова Техред Л. Олийнык

Корректор С.Черви

Заказ 3335 Тираж 5б7 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушсхая наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,)01