Трехканальная резервированная микропроцессорная система
Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных вычислительных управляющих систем. Цель изобретения - расширение функциональных возможностей системы, повышение ее надежности и контролепригодности. Система содержит резервные каналы 1, содержащие микропроцессор 2, блок 3 исправления информации , блок памяти и внешнего сопряжения , элементы И 5 и 6, триггеры 7 и б, мажоритарный элемент 9. Блок 3 содержит однотипные одноразрядные узлы исправления информации, а блок памяти и внешнего сопряжения включает в себя оперативное запоминающее устройство, постоянное запоминающее устройство, регистр адреса, узел параллельного ввода-вывода, таймер, узел приема прерываний, узел контроля, узел управления и узел ключей. Наличие в системе средств самоконтроля позволяет повысить надежность и контролепригодность , а наличие таймера и узла приема прерываний - применять систему в режиме реального времени. 5 з.п.ф-лы, 12 ил., 3 табл. СП с
6фф, COIO3 СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ
ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 6 3, 4
Я»
;Ь.„ »
,Оо
1 (21) 3956901/24 (22) 24.09.85 (46) 07.11.92. Бюл. Мг 41 (72) И.П.Селезнев, Г.М.Аксенов, В.А.Леоненко, В.В.Литвинчук и Е,Т.Соломин (56) Авторское свидетельство СССР
N 949864, кл. Н 05 К 10/00, 1983.
Патент Великобритании N 2093614, кл. G 06 F 11/16, опублик. 1980. (54) ТРЕХКАНАЛЬНАЯ РЕЗЕРВИРОВАННАЯ МИКРОПРОЦЕССОРНАЯ СИСТЕМА (57).Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных вычислительных управляющих систем. Цель изобретения — расширение функциональных возможностей системы, повышение ее надежности и контролепригодности. Система
Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных вычислительных управляющих систем.
Цель изобретения — расширение функциональных возможностей сисгемы, повышение ее надежности и контролепригодности.
На фиг.1 приведена блок-схема предлагаемой системы; на фиг.2 — блок-схема блока памяти и внешнего сопряжения; на фиг,3 — блок-схема блока исправления информации; на фиг,4 — функциональная схема однозарядного узла исправления информации; на фиг.5 — функциональная схел1а узла управления; на фиг.б — функциональная схема таймера; на фиг.7 — функциональная схема узла приема прерываний; на фиг.8 — функциональная схема узла параллельного ввода-вывода; на фиг.9 — функциональная схема узла кон Tðîëÿ; На фиг. t0— с
SU» 1378287 А1
Система включает три однотипных резервных канала 1, каждый из которых содержит микропроцессор 2, блок 3 исправления информации, блок 4 памяти и внешнего сопряжения, элементы И 5 и 6, триггеры 7 и 8, мажоритарный элемент 9. Блок 4 памяти и внешнего сопряжения имеет регистр 10 адреса, оперативное запоминающее устройство 11, постоянное запоминающеа устройство 12, узел 13 параллельного вводавывода, таймер 14, узел 15 приема прерываний, узел 16 контроля, узел 17 ключои II узел. 18 управления. Блок 3 исправлен инфор1378287 мации содержит однотипные одноразрядные узлы 19 исправления информации, каждый из которых включает мажоритарный элемент 20, ключ 21, мажоритарный элемент 22, ключ 23 и однотипные схемы 24 фиксации рассогласования. Каждая схема фиксации рассогласования имеет триггер 25, элемент ИЛИ 26, элемент ИСКЛЮЧАЮLLI ЕЕ ИЛИ 27. В состав одноразрядногоузла 19 входит также элемент НЕ 28. Узел 18 управления содержит триггеры 29, элементы И 30, элементы ИЛИ 31, элементы НЕ 32, мажоритарные элементы 33, элемент ИЛИ-НЕ 34, счетчик 35, схему 36 мажоритарных элементов и регистр 37. Таймер 14 содержит счетчик 38, регистр 39 уставки, схему 40 сравнения, буферный регистр 41, выходной коммутатор 42, схему 43 ключей, входной коммутатор 44, мажоритарный элемент 45, триггеры 46, элементы И 47, элементы ИЛИ 48. элементы НЕ 49 и схему 50 ключей. Узел 15 приема прерываний имеет входной коммутатор 51, первый регистр 52, схему 53 мажоритарных элементов, второй регистр 54 и однотипные логические схемы 55, каждая из которых содержит входной триггер 56, элемент И 57, выходной триггер 58. Узел 15 также содержит регистр 59 маски, выходной коммутатор 60, первую схему 61 ключей, схему 62 ключей, элементы И 63, элементы ИЛИ 64 и триггер 65. Узел 13 параллельного ввода-вывода содержит входной коммутатор 66, схемы 67 мажоритарных элементов, регистр 68, схему 69 элементов ИСКЛ!ОЧАЮЩЕЕ ИЛИ, выходной коммутатор 70, схему 71 ключей, элементы И 72 и элемент НЕ 73. Узел 16 контроля включает в себя регистр 74, схему 75 сравнения, элементы И 76, первый коммутатор 77, второй коммутатор 78, третий коммутатор 79, дешифратор 80, выходной коммутатор 81, схему 82 ключей, элементы ИЛИ-HE 83 и элементы ИЛИ 84. Система состоит из трех однотипных резервных каналов А, В и С. Каждый канал содержит микропроцессор 2, обеспечивающий преобразование информации и информационное взаимодействие между составными частями системы. Блок 4 памяти и внешнего сопряжения обеспечивает хранение программ и данных, используемых микропроцессором, С помощью этого блока обеспечивается также прием в систему 16-разрядного двоичного кода ПК(15-О). выдача кода 8K{15-0), прием сигналов прерывания СПР1 — СПР16, счет реального времени и отсчет временных интервалов с использованием сигнала метки времени СМВ. Информационное взаимодействие между микропроцессором и блоком 4 производится по 16-разрядной двунаправленной магистрали АД, в сечение которой включен блок 3 исправления информации. Блоки 3 всех резервных каналов связаны между собой мажоритарными связями, что обеспечивает работоспособность системы при отказах, возникающих в от"0 дельных каналах. Ми кроп роцессор и блок 4 связаны друг с другом управляющими сигналами, обеспечивающими выполнение следующих процедур обмена информацией между ними: чтение из блока 4 в микропроцессор данных па заданному адресу; запись в блок 4 из микропроцессора данных по заданному адресу; прием в микропроцессор из блока 4 адресов векторов прерывания. При выполнении первых двух процедур 20 магистраль АД работает в режиме разделения времени: сначала по ней передается код адреса, а затем данные, Из блока 4 на управляющий вход блока 3 поступает сигнал, определяющий направление передачи 25 информации по магистрали. Из блока 3 в блок 4 поступает диагностическая информация, которая свидетельствует о рассогласовании кодов адресов и данных, передаваемых по магистралям АД 30 в различных резервных каналах. Эта информация может быть считана из блока 4 в микропроцессор для анализа. Резервные каналы системы работают синхронно. Синхронизация обеспечивается тактовыми импульсами ТИ-А,ТИ-В, ТИ-С, которые взаимно синхронны и синфазны. Пуск микропроцессора осуществляется с помощью двух сигналов; первый (П1) обеспечивает.начальную установку схем микро40 процессора, второй (П2) производит пуск. Для обеспечения синхронного пуска всех микропроцессоров в цепи формирования сигнала П2 имеет мажоритарный элемент 9, включенный между двумя триггерами 7 и 8, "5 работающими по переднему фронту сигналов ТИ. Управление пуском-остановом микропроцессора может осуществляться с помощью сигналов, поступающих как с внешних входов системы (СУ1, СУ2), так и с 50 выходов блока 4 (СПП1, СПП2). Для выполнения системой операций тестового контроля требуется различать резервные каналы. В связи с этим на один иэ входов блоков 4 поданы индивидуальные коды номера кана55 ла(НКА, НК-В, НК-С). Блок 3 исправления информации состоит из шестнадцати однотипных одноразрядных узлов 19 исправления информации, Схема блока 3 соответствует резервному каналу А. Здесь использованы следующие 1378287 обозначения: Db-А, Оь-В. Оь-С вЂ” 16-разрядные коды, передаваемые по участку магистрали АД от микропроцессора к блоку 3 в соответствующих резервных каналах; Dn-А, Db-В, Dn Ñ вЂ” 16-разрядные коды, передаваемые по участку магистрали АД от блока 4 к блоку 3 в соответствующих резервных каналах: ЕПА(ЕПВ,ЕПС) — 16-разрядный код, который определяет разряды (разряд) кода 0п-А; (Dn-В, Dn Ñ), значения которых отличны от значений аналогичных разрядов (разряда) кодов Dn B u Dn С (În À и Dn С; Dn-А и Dn-В); ЕВА (ЕВВ, ЕВС) — 16-разрядный код, который определяет разряды (разряд) кода Оь-А, (Оь-В, Оь-С) значения которых отличны от значений аналогичных разрядов (разряда) кодов Оь-В и Оь-С (Оь-А и Db-С; Оь-А и О-В), Каждому одноразрядному узлу 19 соответствует один из разрядов указанных кодов. Управляющие сигналы ДЧТ, ВВОД, УТР и УСТК поступают на входы всех узлов 19. Узел 19 обеспечивает двунаправленную передачу одноразрядной информации. При этом производится исправление информации в результате анализа значений аналогичной информации в других резервных каналах. Функциональная схема узла 19 соответствует резервному каналу А. Двунаправленная передача информации производится между внешними полюсами узла, соответствующими сигналами d b — А и d > -A. Двунаправленный режим работы реализуется с помощью ключей 21. и 23. При единичном значении управляющего сигнала на входе ключа обеспечивается электрическая связь входа ключа с его выходом; при нулевом значении управляющего сигнала эта связь разорвана. Наличие в схеме элемента НЕ 28 обеспечивает взаимно инверсные управляющие сигналы ключей. Направление передачи информации определяется состоянием сигнала ВВОД. Мажоритарные элементы 20 и 22 обеспечивают исправление передаваемой информации. К каждому из мажоритарных элементов подключены схемы 24 фиксации рассогласования, с помощью которых определяется отличие состояния выхода мажоритарного элемента от состояний его входов, Например, схема 24, подключенная к выходу мажоритарного элемента 22 и к его входу dbms-А вырабатывает единичное значение сигнала е1,;-А,если значения сигнала dbms-А и сигнала на выходе элемента 22 различны. Рассогласование фиксируется схемой ИСКЛЮЧАЮЩЕЕ ИЛИ 27. сигнал с выхода которой по переднему фронту управляющего сигнала УТР заносится в триг15 30 35 текущего времени и.отсчет временных ин40 55 резервного канала НК. 10 гер 25. Элемент ИЛИ 26 включен в схему таким образом, что обеспечивает сохранение единичного состояния триггера 25 B случае, если единичное значение сигнала на выходе элемента 27 сменяется нулевым значением, Возврат триггеров 25 s нулевое ñoстояние возможен только при подаче единичного значения сигнала УСТ-к. Прием информации в триггеры схем 24, связанных с мажоритарным элементом 20, производится по переднему фронту сигнала ДЧ 1, В блоке памяти и внешнего сопряжения (cM. фиг.2) к магистрали АД подключены регистр 10 адреса, оперативное ЗУ 11, постояннае ЗУ 12, узел 13 параллельного ввода-вывода, таймер 14, узел 15 приема прерываний и узел 17 ключей. С помощью сигнала ЗПА в адресной фазе процедуры чтения-записи в регистр 10 заносится адрес ячейки памяти или программно даступнага регистра, которые участвуют в обмене. На входы оперативного ЗУ 11 паступа1от кад адреса, признак ВВОД, определяющий режим работы (чтение-запись) и сигнал ОБР2, обеспечивающий запись или выдачу данных, На входы постоянного ЗУ 12 пада1 ы кад адреса и сигнал обращения ОБР1. С помощью узла 13 параллельного ввода-вывода производится считывание в микрапрацессор через магистраль АД состояния кода ПК{15-О) и выдача из системы кода BK(15-0), пересылаемого из микропроцессора по магистрали АД. Таймер 14 обеспечивает счет тервалов с использованием сигналов меток времени СМВ. Через магистраль АД в таймер заносятся временные уставки, считываются значения текущего времени, а также передается в микропроцессор соатветствующий адрес вектора прерывания, Сигнал ТПР2 сигнализирует об окончании отсчета временной уставки. B узел 15 приема ïðå, рываний поступают сигналы СГ1Р1 — СПР16. Сигнал ТПР1 на выходе этого узла сигналпзирует о наличии запроса (запрасав) прерывания на его входе. По магистрали АД выдается из узла адрес вектора прерывания и слово состояния требований прерывания. Узел 16 контроля формирует признаки, используемые при тестировании узлов 1315 (ОШ, ПТ, УМОВ, УМОП), и признак ПВ, используемый для запуска процедуры васстановления синхронной рабаты л1ккрапрацессорав. На входы узла 16 11адаются 16-разрядные коды ЕПА, ЕПВ, ЕПС, ЕВА, ЕВВ, EBC из блока 3. Эти коды па.".;a. истрали АД могут быть считаны в л;и>::i1пpац;;-,.-.— сар. На в адузла 16 подан ai,-:а г.:,-; иа 1.,ра 1378287 Для обеспеченля информационного обмена между микропроцессором и программно-доступным регистром узлов 13 — 16 в них подаются адреса с выхода регистра 10 и следующие сигналы из узла 18 управления: сигнал УСТ, обеспечивающий начальную установку триггеров и регистров узлов; сигнал ЗПВУ эаписл информации в программнодоступные регистры; сигнал ЧТВУ чтения информации из программно-доступных регистров; сигнал ВВОД, используемый для буферизацли данных, выдаваемых в магистраль АД, тактовые импульсы ТИ, ТИ; сигналы РПР 1, РПР2, обеспечивающие выдачу адресов векторов прерывания из узлов 14 и 15. Для обеспечения тестирования узлов 14 и 15 в первый из них подается сигнал ВК15, а во второй — сигналы BK(15-0). Узел 17 ключей пре>1иазнэчен Рля выда"Ill в магYicTpal! b АД !la ta!Ibl !of o Bppaca (НА) при пуске системы. Выдача производится при еди„iичиом эиачеH:,.IL сигнала 8 HA Регистр 0 содержит 15-разрядный код адреса (А14 — О), с помощью которога производится адресация ячеек, пэ <1pTI и програмно-,ос! упных регистров. Разряд А14 соответствует старшему разряду магистрали АД. При А14=-0 эдресу отся ячейки постоянного ЗУ 12; г ри A14=A13--А12--1 lipîi раммно-доступные регистры узлов 13— I6, остальные "-!íàчеииiя адресов соответстгрот оперативному . У 11. На вход узла i8 управления из микрог роцессара паступа;от: сигнал ОБМ, фиксиру ощий начало процедур адресного чтения и записи: сигнал ЙП сопровождения onepaLi i) чтения начального адресa в млкропроцессар при пуске систе;лы; сигнал ДЧТ сэпрово>кдения огерэции чтения данных в микрог роцессар; сигнал ДЗП сопровождения операции записи; сигнал УСТ-П начальной устaíîâêë; сигнал ПРР разрешения чтения alpaca BGKTopa прерывания в MviKpQ" процессор, Из узла 18 в микропроцессор выдаются, сигнал ОГВ-А, фиксирующий окончание адресной фазы в процедуре обмена; сигнал ОТВ-Д, оповещающий микропроцессор о приеме выдаваемой им информации либо о подаче информации на его вход; сигнал ЗПР запроса прерывания; сигнал ПЗ запрета работы микропроцессора. Функциональная схема узла 18 содержит логические элементы И 30, ИЛИ 31, НЕ 32, ИЛИ-НЕ 34 и триггеры 29 синхронизации, обеспечивающие формироваиле управляющих сигналов и соблюдение необходимых временных соотношений между ними, C. целью повышение надех<ноi" 20 сти в цепи выработки сигналов управления вкл ачены мажоритарные элементы 33 и схема мажоритарного элемента 36. Сигнал ЗПА формируется на основе сигнала ОБМ с помощью логической схемы, содержащей два триггера синхронизации и мажоритарный элемент. Сигнал ОТВ-А вырабатывается на выходе триггера, который устанавливается в ноль по заднему фронту сигнала ЗПА и возвращается в единичное состояние при установке в ноль сигнала ОТВ-Д, Сигналы ОБР1, ОБР2, ЗПВУ, ЧТВУ, РПР1, РПР2, ВНА, УТР, ЗПР, УСТ вырабатываются в соответствии с выражениями: ОБР1=ЧТ А14 ОБМ ОТ — Д; ОБР2=-ЧЗ А14 А13 А12 ОБМ ОТВ-Д; ЗПВУЗП А14 А13 А12 ОБМ ОТВД; ЧТВУ ЧТ А14 А13 А12 OEM ОТВД; РПР1=ПРР ТПР1 ОТВ-Д; РПР2=ПРР ТПF1 ТПР2 ОТ — Д, ВНА=ДЧТ Ч НП; УТР=-ЗП V ЗПА; ЗГ1Р=ТПР1 V 1 Г1Р2; УСТ=УСТ=П V ПВ; где ЧТ и ЗП вЂ” сигнал на инверсных выходах триггеров, принимающих сигналы ДЧТ и ДЗП соответственно; OEM — сигнал на ин30 версном выходе триггера, принимающего сигнал ОБМ; ЧЗ=ЧТ V ЗП; П — признак с выхода узла 16 контроля; ТГ1Р1, ТПР2— сигналы на выходе регистра 37. Сигнал ВВОД соответствует сдвинуто35 му во времени сигналу ДЧТ. Сигналы СПП и СПП2 вырабатываются на выходах триггеров, входы синхронизации которых управляются сигналом с выхода счетчика 35, На входы установки в единицу этих триггеров 10 подан сигнал УСТ, на входы установки в ноль — импульсный сигнал, формируемый по переднему фронта прлзнака ПВ. Сигнал Г13 вырабатывается триггерам, установка в единицу которого производится в результате формирования единичного значения сигнала С, определяемого выражением С=-ДЧТ- А ДЧТ-В ДЧТ-С. Это выра>кение соответствует резервному каналу А, выра>кения для других каналов имеют аналогичный вид. Функциональная схема таймера (см. фиг,6) содержит входной коммутатор 44, нэ выход которого передается либо сигнал метки времени CMH (при ПТ=О), либо сигнал ВК15 (при ПТ=1 в режиме тестирования). Сигнал с выхода коммутатора 44 через цепь, содер>кащую триггеры 46 и мажоритарный элемент 45, подается иэ счетный вход 16разрядного счетчика 38. Триггеры связаны с элементом 45 тэклм образом, что обеспечи1378287 5 20 45 55 нается синхронность подачи импульсов на счетные входы счетчиков но всех резервных разрядах. При значении сигнала УМОП=О элемент 45 реализует функцию голосования по принципу "2 или 3"; при УМОП=1 на выход этого элемента передается сигнал СИ с выхода триггера, Информационные входы счетчика 38 и регистра 39 уставки связаны с магистралью АД, что обеспечивает возможность записи в них данных по сигналам ЗГ1СЧ и ЗПРУ соответственно. При равенстве состояний счетчика и регистра уставки на выходе схемы 40 сравнения вырабатывается сигнал, обеспечивающий формирование единичного значения сигнала ТПР2. Через выходной коммутатор 42 на вход первой схемы 43 ключей передается код либо с выхода регистра 39 (при АО=О), либо с выхода буферного регистра 41 (при А0=1). При единичном значении сигнала ЧТТ данные с входа схемы 43 передаются в магистраль АД, Если сигнал ЧТВУ=1, состояние регистра 41 соответствует состоянию счетчика 38, В интервале времени, когда ЧТВУ=О, разрывается информационная связь между счетчиком и буферным регистром, что обеспечивает устойчивость считываемой в магистраль АД информации о состоянии счетчика (код в счетчике в этом интервале времени может изменяться в результате поступления сигнала на его счетный вход), Сигналы ЧТТ, ЗПРУ, ЗПСЧ вырабатываются в соответствии с выражениями: ЧТТ=АЧ АЗ ЧТВУ ЗПРУ=-АЧ ЯЗ АО ЗПВУ ЗПСЧ=АЧ А3 и АО ЗПВУ где АЧ, А3 и АΠ— сигналы, соответствующие разрядам кода адреса и поступающие с выхода регистра 10 адреса. Если сигнал РПР2=1, то обеспечивается выдача в магистраль АД кода адреса вектора прерывания АВПР2 через вторую схему 50 ключей. С помощью цепи, содержащей два триггера 46 и элементы ИЛИ 48, обеспечивается формирование импульса по заднему фронту сигнала РПР2, который сбрасывает в ноль триггер, формирующий сигнал ТПР2. Функциональная схема узла приема прерываний (см,фиг.7) содержит входной коммутатор 51, через который передаются либо сигналы прерывания СПР1-СПР16 (при ПТ=О), либо код ВК (1"-0) (при ПТ=1 в режиме тестирования). Цепь, содержащая регистры 52 и 54 и схему 53 мажоритарных элементов, обеспечивает синхронную передачу сигналов прерывания на входы шестнадцати однотипных логических схел 55 so всех резервных каналах. При значении сигнала УМОП=О мажоритарные элементы схемы 53 работают B реж«ме г;-,.-, ",.:;";; принципу "2 из 3" при УМОП=-1 ;: p (. H. 1 через схему 53 передается состоя««е ре,,стра 52. На выходе регистра 5-1; орr руе i c,я слово P=PigP14.....PQ. Сигнал нл выходе 3лемента И 57 схемы 55 имеет единичное значение, если триггер 56 установлен s единицу, и имеют един«чное значен«а с«гналы m; и Р; на входе схемы. Ес «с«гнал ВВОД=-1, то значение сигнала на выходе триггера 58 определяется значением с«гнала на выходе элемента 57. Пр«ВВО 1=-0 информационная связь между эле;ентом 57 « триггером 58 разрывается. Если сигнал ЧТПР=1 и триггер 58 установлен в "1", вырабать;нается сигнал сброса в -0" три.-гера 56. Выходные триггеры 58 всех схем 55 образуют 16-разрядное слово ПР(15-0). Выходы схем 55 подключены к входам элемента ИЛИ 64, вследствие чего обеспечивается формирование сигнала ТПР1. С помощью сигнала ЗПРМ обеспечивается занесен«е информации из магистрали АД н регистр 59 маски, на входе которого вырабатывается 16-разрядное слово kl=migm <....,mo. Через выходной коммутатор 60 передается л«бо слово M (при АО=-О), либо слово ПР (при A0=1). При ЧТУПП=1 через первую схему 61 ключей в магистраль АД передается код с выхода коммутатора 60. При РГ1Р=1 через вторую схему 62 ключей в магистраль АД передается адрес вектора прерывания АВПР1. Сигналы ЧТУПП, ЗПРМ, ЧТПР вырабатываются в соответствии с выражениями: ЧТУПП=АЧ А3 ЧТВУ, ЗПРМ=АЧ А3 ЗПВУ, ЧТПР=АЧ A3 АО ЧТВУ. По заднему фронту сигнала РПР1 переходит в нулевое состояние триггер 65 «, как следствие, принимает нулевое зна ен е сигнал ТПР1. При чтении в магистраль АД слона ПР(ЧТПР=1) на вход установки в ед«ницу триггера 65 подается сигнал с выхода элемента ИЛИ 64, Функциональная схема узла параллельного ввода-вывода (см, фиг.8) содержит 16разрядный регистр 68, в который сигналом ЗПРГ производится запись информац««из магистрали АД. К выходу регистра подключена схема 69, образованная шестнадцатью элементами ИСКЛЮЧАЮЩЕЕ ИЛИ. Если сигнал QLU-Î, код на выходе схемы 69 соответствует коду на ее входе; при OLil- 1 схема 69 иннертирует входной код. Есл«с«гнал УМОВ=1, то через схему 67 мажор«гэрнь:;. элементов информация с выхода гх мь 69 персдается на выход узла; пр«УМОВ -О =xeма 67 реализует функцию голосонан,я "2 из 3", Через входнои коммутатор 66 и. Ре.-„лется либо код ПК(15-О) (пр«П! Р), л« :..о i,од 1378287 25 0 50 В К(15-0)(при ПТ=-1 в режиме тестирования), Сх* .мы 67 мажоритарных элементов идентичны. Через выходной коммутатор 70 передаются либо код с выхода схемы 69 (при A0=1), либо код с выхода схемы 67 (при АО=О), Через схему 71 ключей при значении сигнала ЧТУПВВ=1 производится выдача информации из узла. Сигналы ЧТУПВВ и ЗПРГ формируются в соответствии с выра>кениями ЧТУПВВ=АЧ АЗ ЧТВУ, ЗПРГ=АЧ АЗ АО ЗПВУ, Функциональная схема узла контроля (см. фиг.9) содержит коммутаторы 77 и 78, на входы которых поступают коды ЕПА. ЕПВ, ЕПС и ЕВА, ЕВБ, ГВС из блока 3 исправления информацил. Из фиг.1 следует, что к идентичным входам блоков 3 в разных резервных каналах подключены магистрали АД разных ре ервчых каналов, Вместе с тем, резервные каналы и, следовательно, блоки 3 однотипны. Это приводит к тому, что каждый резервный „àíàë характеризуется индивидуальным соответствием входов коммутаторов 77 и 78 подаваемым на них кодам рассогласования. Эти соответствич приведены в табл,1, Схема, приведенная на фиг,9, соответствует,àíàëó А. Третий коммутатор 79 при значении сигнала A2=0 передает на свой вь ход код с выхода коммутатора 77, при А2=-1 — Koq с выхода коммутатора 78, Сигналь; управления коммутаторами 77 и 78 фор,мируются дешифратором 80, на вход которого подан управляющий код у1уо. При y)ya=00 на выходы коммутаторов передаются коды с первых входов, при у1уо — --01 — с вторых, при y АД. Очевидно, что во всех резервных каналах в магистраль АД из узла контроля должны выдаваться однотипные коды рассогласования (например — во всех каналах выдаются коды ЕВА). Между тем в разных резервных каналах эти коды поданы на разные входы коммутаторов 77 и 78, Указанное требование выполняется в результате формирования в каждом резервном канале индивидуальных значений управляющих кодов у1уо. Конкретный код рассогласования, передаваемый через коммутатор 77(78), задается разрядами А1, ЛО адреса. Соответствие между адресными кодами А1АО и значения кодов ylyg для различных резервных каналов приведено в табл.2. На вход узла контроля в каждом резервном канале подано индивидуальное значение кода номера канала НК1 НКО, причем каналу А соответствует код 00. каналу В— код 01, каналу С вЂ” код 10. Значения кодов у1ур в различных резервных каналах формируются в результате анализа значений кодов А1 АО и НК1 НКО. Соответствующие логические выражения имеют вид, у1=А1 V АО НКО V НК1 Ч НКО х хА1 V HK1 "AO, уо=А1 Ч АО НК1 V НК1 Ч Н КО х х АО V НКО А1. Регистр 74 информационным входом связан с магистралью АД. Запись информации в этот регистр производится сигналом ЗР, причем ЗР=АЧ V АЗ ЗПВУ, Гдиничное значение признака тестирования ПТ формируется в результате установки единичного значения сигналов Р4 — Р6 на выходе регистра 74. Утроение сигналов регистра выполнено с целью исключения формирования ложного значения указанного признака при сбоях триггеров регистра в штатном режиме работы. Выходные сигналы РО, Р1 регистра 74 соответствуют сигналам УСТК и ПВ, Сигналы Р2, РЗ поданы на входы схемы 75 сравнения, которая управляется также сигналами НКО, НК1. Сигнал ОШ=1 только при ПТ=1 и равенстве кодов РЗ,Р2 и НК1 НКО. Значения сигналов УМОВ и УМОП определяются состоянием разрядов реглстра 74, причем УМОВ=Р7 Р9 и УМОП=Р8 Р9. Использование сигнала Р9 снижает вероятность ложного формирования этих сигналов в штатном режиме работы системы. Через выходной коммутатор 81 информация с выхода регистра 74 передается при A1=A0=1, Схема 82 ключей обеспечивает выдачу ичформации из узла в магистраль АД, если сигнал ЧТУК=1 (ЧТУК=АЧ V АЗ ЧТВУ). Система работает следующим образом. 1. Начальный пуск системы, При нулевых значениях сигналов СУ2-А; СУ2-В, СУ2-С и СУ1-А, СУ1-В; СУ1-С на входах резервных каналов система вь ключена. Ее включение происходит в результате из- менения состояний указанных сигналов. При этом сначала переходят в единичное состояние сигналы СУ1-А, СУ1-В СУ1-С (и, соответственно, сигналы П1 на входах микропроцессоров), а затем сигналы СУ2-А; СУ2-В, СУ2-С, вследствие чего синхронно устанавливаются единичные значения сигналов П2 на входах микропроцессоров. Это обеспечивает синхронный переход в нулевое состояние сигналов ДТЧ и НП на выходах микропроцессоров всех резервных каналов и формирование единичного значения сигнала ВНА на выходе узла 18 управлен ия (фиг,2), П ри указан но м эначе ни и сигналa BHA производится выдача в магистраль ЛД кода адреса ячейки постоянного ЗУ 1378287 (НА), в которой хранится адрес первой команды программы пуска системы. 2. Чтение данных в микропроцессор из ячеек памяти программно-доступных регистров. Этому режиму работы соответствует временная диаграмма, представленная на фиг.10. Выполнение данной процедуры состоит из двух фаз: фазы выдачи из микропроцессора адреса ячейки памяти или программно-доступного регистра и фазы чтения данных. В фазе выдачи адреса на магистрали АД микропроцессором выставляется код адреса. На основе сигнала ОБМ узлом 18 управления вырабатывается единичное значение сигнала ЗПА, в результате чего код, установленный на магистрали АД, записывается в регистр 10 адреса, Переход в ноль сигнала ЗПА обусловливает формирование нулевого значения сигнала OTB-А, в результате чего микропроцессор снимает код адреса со своих выходов и вырабатывает нулевое значение сигнала ДЧТ. С этого начинается выполнение фазы чтения данных. Изменение сигнала ДЧТ вызывает формирование в узле 18 управления сигналов, с помощью которых считываемые в микропроцессор данные выставляются на магистрали АД. При этом устанавливается единичное значение сигнала ЧТ на выходе триггера 29, принимающего сигнал ДЧТ. Источник считываемой информации определяется в результате анализа логическими схемами узла 18 старших разрядов адреса, поступающих в этот узел с выхода регистра 10, Если А14=А13=А12=1, то чтение производится из программно-доступного регистра одного из узлов 13 — 16. В этом случае формируется единичное значение сигнала ЧТВУ, поступающее во все указанные узлы. В узле, содержащем программно-доступный регистр, адрес которого соответствует коду на выходе регистра 10(это определяется логическими схемами узла путем анализа младших разрядов адреса, поступающих с выхода регистра 10), производится выдача содержимого этого регистра в магистраль АД. Если А14=0, то узлом 18 вырабатывается единичное значение сигнала 06Р1, обеспечивающее выдачу в магистраль АД содержимого ячейки постоянного ЗУ 12, адрес которой определяется кодом, поступающим в это ЗУ с выхода регистра 10. Если А14=0 и разряды А13, А12 одновременно не установлены в единичное состояние, то узлом 18 вырабатывается единичное значение сигнала ОБР2, обеспечивающее выдачу в магистраль АД содержимого ячейки оперативного ЗУ 11, адрес которой опре20 55 дается от микропроцессора к входу регистра 10. В фазе чтения сигнал ВВОД=О и данные передаются по магистрали АД через блок 3 к микропроцессору. 3. Запись данных из микропроцессора в ячейки памяти программно-доступных регистров. Этому режиму работы системы соответствует временная диаграмма, представленная на фиг.11. Адресная фаза данной процедуры аналогична рассмотренной. Фаза записи начинается с установки микропроцессором записываемых данных на магистрали АД. Переход сигнала ДЗП на выходе микропроцессора из единично. о состояния в нулевое вызывает формирование на выходе триггера 29 узла 18, принимающего этот сигнал, единичного значения сигнала ЗП. Если состояние старших ргзрядое адреса определяет обращение к программно-доступным регистрам, то узел 18 вырабатывает сигнал ЗПВУ, поступающий в узлы 13-16, В результате анализа младших разрядов адреса в указанных узлах на основе и сигнала ЗПВУ формируется сигнал записи в программно-доступный регистр, адрес которого соответствует состоянию регистра 10. Это состояние старших разрядов адреса определяет обращение к оперативному ЗУ 11, вырабатывается единичное значение сигнала ОБР2. Переход сигнала OTB-Д в нулевое состояние влечет за собой возвращение к единичному значению сигнала ДЗП и окончание выполнения процедуры. 4. Прием сигналов прерывания. В этом режиме сигналы ПТ и УМОП, вырабатываемые узлом 16 контроля, имеют нулевое значение. Процедура прерывания по сигналам, поступающим на входы узла 15 приема прерываний, начинается при переходе одного или нескольких сигналов СП 1СП15 из нулевого состояния в единичное. Если прерывания по этил1 сигHалам рлэрешены (соответствующие разряды регистра деляется кодом, поступающим с выход» ре гистра 10. Значение сигнала ВВОД инверсно по отношению к сигналу ЧТ. Единичные значения сигналов ЧТВУ, ОБР1, ОБР2 вырабатываются при нулевом значении сигнала ОТВ-Д, который формируется узлом f 8 и подается на вход л икропроцессора. Переход этого сигнала в ноль влечет за собой переход сигнала ДЧ1 из нулевого состояния в единичное. прием данных в микропроцессор и завершение процедуры чтения. В адресной фазе ВВОД=1, вследствие . чего через мажоритарные элементы блока 3 исправления информации код адреса пере1378287 50 маски находятся в единичном состоянии}, то триггеры 56 и 58 соответствующих логических схем 55 устанавливаются в "1", в результате чего вырабатывается единичное значение сигнала ТПР1 на выходе узла 15, который поступает в.узел 18 управления и обеспечивает формирование нулевого значения сигнала ЗПР, поступающего в микропроцессор, По окончании выполнения .очередной команды микропроцессор переходит в режим приема адреса вектора прерывания, При этом (см, фиг.12) переходит в нулевое состояние сначала сигнал ДЧТ, а затем сигнал ПРР. Сигнал ОБМ находится в единичном состоянии, что исключает ложн "е формирование сигналов управления на выходе узла 18. Нулевое значение ПРР обусловливает формирование единичного значения сигнала РПР1, который обеспечивает выдачу из узла 1 вектора прерывания АВПР1, Переход „ l.H OTB-Д в нулевое состояние приводит к приему адреса вектора в микропроцессор и возврату в состояние "1" сигналов ДЧ i и ПРР. По заднему фронту сигнала РПР1 устанавливается в "0" триггер 65, что влечет за собой переход в "1" сигнала ЗПР í":, входе микрог;роцессора. По принятому адресу вектора прерывания микропроцессор переходит к подпрограмме, содержащей команду пересылки содержимсло программно-доступного регистра, образованного триггерами 58 узла 15, в микропроцессор, Выполнение процедуры чтения указзн ного регистра сопровождается формированием в узле 15 единичного значения сигнала ЧТПР, что вызывает сброс в "О" триггеров 56 тех логических схем 55, триггерь 58 которых имеют единичное состояние. Таким образам, информация о требс ваниях прерывания передается в микропроцессор для анализа, а триггеры 58 па окончании процедуры чтения возвращаются в нулевое состояние, что обеспечивает однократную передачу отдельного требования прерывания в микропроцессор. Если во время выполнения процедуры чтения триггер 56 в схеме 55 (в нескольких схемах 55) устанавливается в "1", то по окончании процедуры зто приводит к установке в "1" соответствующих триггеров 58 и повторению процедуры отработки прерывания, 5. Прием и выдача параллельного кода. В этом режиме разряды регистра 74 узла 16 контроля установлены в состояния, при которых си1налы ОШ=-УМОВ=-УМОП=ПТ=:О. Выдаваемый параллельный код заносится в регистр 68 в результате выполнения С помощью сигнала ЗПВУ в процедуре записи данных из микропроцессора в регистр 39 производится запись значения временной установки, При переходе счетчика 38 в состояние, соответствующее содержимому регистра 39, вырабатывается единичное значение сигнала на выходе схемы 40 сравнения и, как следствие этого, производится установка в единицу сигнала ТПР2 О требования прерывания, Отработка процедуры прерывания, вызванной этим сигналом, осуществляется аналогично отработке прерывания по сигналу ТПР1 (см. п.4), В результате формирования сигнала РПР2=1 5 производится передача в микропроцессор адреса вектора прерывания АВПР2. По заднему фронту этого сигнала вырабатывается одиночный импульс, обеспечивающий сброс в "О" триггера, формирующего сигнал ТПР2. 4Г 5 процедуры записи данных из микропроцессора в программно-доступный регистр, При этом формируется единичное значение сигнала ЗПРГ. Код с выхода регистра 68 через схему 69 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и схему 67 мажоритарных элементов передается на выход системы, не изменяя своего значения. Код ПК(15 — 0) с входа системы передается через входной коммутатор 66 и схему 67 мажоритарных элементов на вход коммутатора 70, не изменяя своего значения. Он поступает в микропроцессор в результате выполнения процедуры чтения из программно-доступного регистра, При этом формируется единичное значения сигнала ЧТУПВВ. 6. Счет реального времени и отсчет временных интервалов. Этот режим реализуется с помощью таймера 14, В данном случае сигнал ПТ=УМЛП=О. С помощью процедуры записи данных из МП в счетчик 38 заносится исходное значение реального времени, при этом формируется сигнал ЗПСЧ=", после чего в результате подачи сигналов метки времени на вход СМВ происходит непрерывное изменение состояния счетчика. Путем выполнения процедуры чтения буферного регистра 41 производится передача значения реального времени в микропроцессор, При этом вырабатывается сигнал ЧТТ=1 и сигнал ЧТВУ=О, вследствие чего регистр 41 отключается от счетчика, обеспечивая устойчивое считывание содержимого регистра в микропроцессор даже в случае, когда процедура чтения совпадает во времени с подачей импульса на сче гный вход счетчика. 1378287 30 цепей узла 55 7. Тестирование микропроцессоров, оперативных ЗУ и постоянных 3У резервных каналов. Данная процедура выполняется с использованием аппаратных средств блоков 3 рассогласования и узлов 16 контроля резервных каналов системы. В начале процедуры тестирования отдельного узла путем выполнения двух операций записи в регистр 74 узлов 16 формируется единичное значение сигнала УСТК в каждом канале: при первой операции в разряд PO регистра заносится "1", при второй — "0", В результате производится установка в нулевое состояние всех триггеров в блоках 3 рассогласования. Вслед за этим на магистрали АД каждого канала выполняется последовательность операций записи данных из микропроцессора в оперативное ЗУ и чтения данных из ОЗУ и ПЗУ в микропроцессор, с помощью которых обеспечивается передача в тестируемый узел тестовых воздействий, снятие с тестируемого узла реакций на эти воздействия, формирование эталонных значений реакций, выполнение в микропроцессоре операций сравнения реакций с эталонными значениями. В результате реализации на программном уровне соответствующего алгоритма тестирования фиксируются отказы однотипных логических схем в двух резервных каналах. Наличие отказов в схемах тестируемых узлов отдельных резервных каналов определяется схемами фиксации рассогласования в блоках 3. Выполняя операции чтения кодов рассогласования ЕПА, ЕПВ, ЕПС, ЕВА, ЕВВ, ЕВС из узлов 16 и анализа их в микропроцессорах, можно определить место отказа с точностью до логической цепи узла отдельного резервного канала, определяющий значение сигнала на отдельной линии магистрали АД. Коды рассогласования позволяют определить, имело ли место рассогласование при передаче данных от микропроцессора или к нему. B качестве примера в табл,3 приведены состояния 1-го разряда кодов рассогласования ЕПА, ЕПВ, ЕПС в различных резервных каналах на разных этапах тестирования при наличии отказа (пример 1). После прохождения теста в i-x разрядах кодов ЕПВ во всех резервных каналах устанавливаются "1". При считывании этих кодов в микропроцессоре зафиксировано наличие отказа в логической цепи канала В, соответствующей i-My разряду магистрали АД, Пример 2 в таблице демонстрирует состояния кодов рассогласования при выполнении процедуры диагностирования неисправности в виде обрыва в цепи передачи сигнала АД() из резервного канала В в канал А. В данном случае после прохождения теста устанавливается в "1 i-й разряд кода ЕПВ только в резервном канале A. При чтении кодов ЕПВ и последующел1 их анализе в микропроцессоре наличие неисправности зафиксировано, поскольку передача кодов в микропроцессор производится через слой мажоритарных элементов блоков 3 исправления информации. Вместе с тем, при передаче указанных кодов через блоки 3 фиксируется отличие значения i-го разряда кода в канале А от значений аналогичнь х разрядов в остальных каналах. Теперь единичное значение имеют i-e разряды кодов ЕПА во всех резервных разрядах. Производя считывание и анализ кодов ЕПА в микропроцессоре, можно зафиксировать наличие рассматриваемой неисправности. 8. Тестирование узлов параллельного ввода-вывода, приема прерываний и таймера. На время тестирования данных узлов в регистре 74 узла 16 контроля устанавливаются единичные значения разрядов Р4 — Рб, вследствие чего формируется значение сигнала ПТ=1, которое обеспечивает в узле 13 передачу через входной коммутатор 66 кода ВК(15-О). Таким образом, в этом узле обеспечена возможность в рассматриваемом режиме записи из микропроцессора в регистр 68 определенных кодов (тестовых воздействий) и чтения в микропроцессор ответных кодов (реакций узла), значения которых определяются как содержимым регистра 68, так и состоянием BGBx остальных логических Любые неисправности в схемах узла приводят к отличию значений ответных кодов от известных эталонных значений. Эти отличия регистрируются микропроцессором (при наличии неи<.правностей одновременно в двух резерьных каналах) либо схемами фиксации рассогласования блока 3 (при наличии неисправности в отдельном канале). Мажоритарнь;е элементы по своей функциональной сути скрывают одноканальные отказы. В связи с этим при TQGTii ровании всех схем узла, кроме мажоритарных элементов, формируются значения УМОВ=УМОП=1 путем записи s регистр 74 узла 16 соответствующего кода. При этом схемы 67 переходят в режим передачи на свои выходы информации только с того входа, который связан со схемами собственного резервного канала. Тестирование схемы мажоритарных элементoв, связанной с выходом коммутатора 66, производится следующим образом: с помощью регистров 74 узлов 16 вырабатываются значения УМОВ=1, УМОП=О, т.е. режим голодания по принципу "2 иэ 3" устанавливается 1378287 20 только для тестируемых мажоритарных элементов, В регистрах 74 всех резервных каналов задаются нулевые значения разрядов Р2,РЗ, чтс приводит к формированию сигнала ОШ=1 только в канале А (лишь в этом канале формируется равенство кодов схемой 75 сравнения). Следовательно, только в этом канале производится инвертирование ::o0,;. схемой 69 элементов ИСКЛЮЧАК3ЩЕЕ ИЛИ, В результате на один из входов ма>коритарных элементов тестируемо1л схемы подано ложное значение сигнала. Если вследствие неисправности сигналы на двух входах мажоритарного элемента (элементов) име1от лох<ное значение, это приводит ! ; ложному состояни1о вывода соответству1ощег<з элемента, «7-о фиксируется при анализе считываемой иэ узла информации, Путем исТВ нов1<и,op/I 1 x зн",чений разрядов P2,Ð3 ;;t-I «otItI ПТ==-1 обеспечивает в узле 15 приема прерываний передачу через ком1лутатар 51 кода ВК(15 — О), т.е, позволяет имитировать сиг1-,алы прерывания, устанавливая соответствующие значения разрядов регистра 68 в узле 13, Тестирование схем узла 15 (кроме мажоритарных элементов) производится путем записи в регистр 68 ::естовь1х воздействий и анализа реакций. формируемых схемами рассматриваемого узла, При атом ".èãíà.ë УМОП=- и в каждом резервном канале через схему 53 ма>коритарных элементов передается код с выхода регистра 52, Тестирование мажоритарных элементов производится аналогично тому, как pro осуществляется при тестировании узла 13, В дан ном случае УМОП=-О, УМОВ=1. При тестировании таймера с помощью сигнала В К15, значение которого задается в результате записи информации в соответствующий разряд регистра 68, имитируются сигналы меток времени. Принцип тестирования данного узла аналогичен тестировани1с узлов 13 и 15, 9. Восстановление синхронной работы микропроцессоров. В процессе работы системы возможны сбои в микропроцессоре одного из-резервных каналов, l 317 50 последовательность формируемых на выходах этого микропроцессора сигналов отлична от последовательностей сигналов, формируемых остальными микропроцессорами. В результате имеет место рассогласование сигналов ДЧТ-А, ДЧТ-В, ДЧТ-С. которое приводит в соответствующем резервном канале к формированию сигналов С=1 и ПЗ=О в узле 18 контроля и переводу микропроцессора в неработоспособное состояние. Процедура восстановления синхронной работы микропроцессоров производится с определенной периодичностью и начинается с установки, сигнала ПВ=1 в узле 16 путем записи соответствующего кода в регистр 74, Этот сигнал подается в узел 18 контроля, где по его переднему фронту формируется импульс, обеспечивающий сброс в "О" соответству1ощих трлггеров и формирование нулевых значений сигналов СПП1 и СПП2. В результате на входы всех микропроцессооов подаются нулевые значения сигналов П1 и 2 и, как следствие, произведена начальная установка схем микропроцессоров. Одновременно начинается отсчет импульсов в счетчике 35, Когда старший разряд счетчика переходит в единичное состояние, происходит изменение состояния одного из триггеров, подсоединенных к выходу счетчика, и установка единичного значения сигналов СПП1 и П1. При переходе старшего разряда счетчика в ноль перекл1очается второй триггер и возвращаются в единичное состояние сигналы СПП2 и П2, Указанные выше изменения сигналов П1, П2 аналогичны их изменениям при процедуре начального пуска, вследствие чего микропроцессоры начинают синхронно работать (см. п.1). К моменту пуска сигналы ПЗ на входах всех микропроцессоров имеют единичное значение. Режимы начального пуска и восстановления синхронной работы микропроцессоров различаются на программном уровне путем анализа состояния разряда Р1 регис7 ра 74 (при начальном пуске он имеет нулевое значение). Данная система обладает следующими преимуществами по сравнению с известными системами, 1. Расширены функциональные возможности системы в результате введения в ее состав узла приема прерываний и таймера. Без этих узлов невозможно построение эффективных цифровых управляющих систем работающих в режиме реального времени, поскольку алгоритмы управления обьектами, как правило, требуют отсчета заданных временных интервалов и предусматривают возможность реагирования на внешние со1378287 55 бытия, недетерминированные во времени (им соответству1от сигналы прерывания). B предлагаемой системе обеспечена синхронность работы резервных каналов этих узлов резервирования. 2. Повышена надежность системы за счет введения мажоритарных элементов в цепи управляющих сигналов, которые обеспечива»от выполнение процедур обмена информацией между микропроцессорами и ячейками памяти, программно-доступными регистрами по магистрали АД; введения исправляющих слоев мажоритарных элементов в узел параллельного ввода-вывода, узел приема прерываний, таймер; резервирования логических схем, предназначенных для контроля исправности аппаратуры системы; введения в состав системы аппаратных средств, с помощью которых путем выполнения с определенной периодичностью процедуры восстановления синхронной работы микропроцессоров производится восстановление нормального функционирования микропроцессора в отдельном резервном канале после выхода его из синхронизма s результате сбоя. 3. Значительно повышена контролепригодность системы в результате введения в ее состав аппаратных средств, обеспечивающих автоматическое выполнение алгоритмов самоконтроля системы (автоматическое тестирование) с высокой точностью локализации места неисправности. Действительна, за счет введения в систему схем фиксации рассогласования данных на магистралях АД резервных каналов и схем передачи формируемых ими кодов рассогласования в микропроцессоры, обеспечена возмо>кность обнаружения неисправностей в отдельных каналах функциональных узлов с точностью до логических цепей, соответствующих отдельным разрядам магистрали АД (s том числе, обнаружение неисправностей в цепях передачи сигналов магистрали АД из одного резервного канала в другие). В системе обеспечен полный самоконтроль постоянного ЗУ, оперативного ЗУ, самоконтролем охвачены все логические схемы узлов параллельного ввода-вывода, приема прерываний, таймера (за исключением входных коммутаторов, которые контролируются частично). Почти полностью контролируются микропроцессоры. Самоконтролем охвачены также аппаратные средства, обеспечивающие проведение тестирования, в том числе схемы фиксации рассогласования в блоке 3 исправления информации. Наличие в системе эффективных средств самоконтроля позволяет автомати10 25 >0 45 зирсвать процесс контроля испргв »ости;.ипаратуры системы в услов Inx npol»3,oäoòía и эксплуатации, Высокая тсчнсс» ь loKa»11 зации места неисправности сокращает сроки проведения наладочных рабат при производстве аппаратуры, ее восстановления в условиях эксплуатации. Эта удешевляет производство и эксплуатаци1с системы. Формула изобретения 1. Трехканальная резерв1 раванная микропроцессорная система, содержащая в каждом резервном канале м .»кропрацессар, блок исправления информации, блок памяти I» внешнего сопряжения, причем выход микропроцессора соединен с первым входам блока памяти и внешнага сопряжения, первый выход которого псдкл с .ен к входу микропроцессора, информационный вхадвыход микропроцессора каждого резервнс— га канала соединен с одним из входов первой группы информационных гхсдав блоков исправления информации всех резерE»íûx каналов, инфармацлoнный L»>;oäвыход бло,а памяти и внешнего сопряжения подключен к одному их входов второй группы информационных в сдав б оков исправления информации всех резервных каналов, а тл и ч а ю щ а я с я тем, что. с целью расширения функцио1 альных возможностей, повышения надежности и кантрслепригадности системы, ка>кдый резервный канал содержи.r первый и второй триггеры, первый и второй элементы И, мажоритарный элемент, причем упрасляющи "» вход блока исправления и; формации соединен с 0TopblM выходом бгака памяти и в IeLOнего сопряжения, второй и гретий входы которого падкл1очены к выходам бла-,а исправления информации, входы neppol o элемента И соединены с входом резервного канала и третьим выходам блока памяти и внешнего сопряжения, входы второго элемента И подключены к входу резервного канала и четвертому выходу блока памяти и внешнегс сопряжения, выход парногс элеMGHTa И соединен с информационным вхсдам первого триггера, выход которого соединен с входами мажоритарных элементов всех резервных каналов, ьыхад второго элемента И соединен с входам микропроцессора, выход мажоритарного элемента подкл>счен к информационному входу второго триггера, выход которого соединен с входом микропроцессора, управля сщие входы первого и BToporo триггеров соединены с четвертым входом блока памяти и внешнего сопряжения, входам микропроцессора и входом данного ",eзервнсга канала, пятыи, шестой и седьмаи гvop ., олокг па1ляти ь1 вяешнегс сопряжеl1 »ÿ осе, . не i&I i378287 ?0 55 с Входами р838рвнОГО канала, пять!Й ВыуОд блока памяти и внешнего сопряжения под«пючен к выходу резервного канала, шестой Выход блока памяти и внешнего cQilpf)>t(8ния I)(J:,QJO резервного канала связан с Входами )3локов памяти и ВнешнеГО сопря женил Всех резервных каналов, Восьмые входы блоков памяти и Внешнего сопря «ения резе))вных каналов ЯВляlотся Входами двухраэрядны:< кодов номеров резервных каналов, 2. JINc-те) ла J)0 I1, 1, о т J) и ч а 10 щ а я с я тем, что блок памяти и Bt-18tlJH8)-о сопря>кения содержит оперативное запоминающее устройство, постоянное запоминающее устройство, регистр адреса, узел параллельного Ввода-вывода, таймер, узел приема пре!)ываний, узел контроля, узел управления узел f ВХОД-ВыхОД блока сг)единен с ВхоДами-Выходами оперативного ЗУ, узла параллельного Ввода-вывода, таймера, узла приема прерыВанviN, узла контроля, с информационными Выходам!л постаянног0 ЗУ и узла клк)чей, с инфэрма).:.ионным ВхОдОм регNcTpa адреса, выход регистра адреса г)одключен к адрес-. Hbfiь", ВуОдзм Опе,)ативнОГО З постопннОГО ЗУ, «зла паралг!ел нного ввода-вывода, тай)мера,;)зп-., приема прерыван()й, узла l УЗПЭ УПРаВЛЕНИЯ, BTQPOYI ВЫХОД КОТОРОГО г!Од«п,оче-! к управля:Ощим Входам операГив !ого ЗУ, посто",Jfi;oão ЗУ, узла парал;-eJfbH0i.Q Ввода-вь 30/fa, таймера, узла поиема г.реоываний и узла ко!Ггропя, а третий Выход — к управпя!Ощему входу узла к/)!(3 !еи, ВыхОд уз/)а контрОля под(л)очен к входам узла приема прерывания, таймера, чэп-l параллельного ввода-Вь!Вода и узла уп,")авлен)ля, ВМОд котоООГО соединен с !зыходами таймера и уэ/)с) Г)риема t)p8pbtBaниЙ, выходы и входы для мах(оритарных связей узла управления, узла параллельного вводавывода, таймера, узла приема прерываний подключены к шестому выходу и Входам )эпоха, ВтоРОЙ, TP81 NN и восьмой B«0/)bt которого соединены с входами узла контроля, второй Вывод — с выходами узла управления и узла контроля, перьый, третий и четвертый выходы — с входами узла управления, а перВыЙ и чет))ертый) ВхОды с Входами узлами управления. 3, Система по П,1, отличающаяся тем, что блок исправления информации содерх<ит однотипные одноразрядные узлы исправления информации, причем к управля)ощему входу блока подкпю )енbl cQQTBBTственно первые-четвертые входы узлов, к первому выходу блока подключены первыетретьи выходы сигналов рассогласования узлов, к второму выходу — четвертые-шестые выходы рассогласования узлов, первая группа информационных входов подключена к первым информационным входам-выходам, первым и вторым информационным входам узлов, а вторая группа информационных входов блока соединена с вторыми информационными Входами-выходами, трстьим и четвертым информационными входами узлов, 4. Система по пп, и 3, о т л и ч а !о щ ая с я тем, что однозарядный узел исправления и))формации содержит первый и второй мажоритарные элементы, первьпл и второй кп)очи, шесть Одн01ипны:(,cx8M фиксации рассогласования и инвертор, схема фиксации рассогласования содер>«ит триггер, элемент ИЛИ и элсмент ИСКЛ ЮЧАЮЩЕ Г ИЛИ, и!3ичем н р()рмационный r;«OÄ 1 pllt t 8ра подключен ; выходу элемента ИЛИ, входы «010potQ связаны с выходол элемента ИСКЛЮ -1АЮЩГЕ ИЛИ и выходом триггера первые входы эпеме-ITQB ИСКЛЮЧАЮЩЕГ ИЛИ первой, второй и третьей схем фиксации оассОГлясОРВHèa cçÿçанbl с входапми первого мажоритарного э))8)лента, выход которого подключен к информационному :.XQQ ",8PBQf Q t ИСКЛЮЧАЮ ЦЕE ИЛИ чегвертой, пятой и шестой схем (i>NI Второй и третий вхопы;--:о, кп)очены к третьем j vl -)8TB8pтому ин())ормэциОнным Входам i/B Jfa, B1 Qpbf8 управля!Ощие вхОды Всех триг26 137828? 50 геров объединены и подключены к третьему входу узла, четвертый вход которого связан с управляющим входом второго ключа и входом инвертора, выход которого подключен к управляющему входу первого ключа, 5. Система по пп,1 и 2, о т л и ч а ю щ ая с я тем, что узел управления содержит триггеры, мажоритарные элементы, элементы И, ИЛИ, НЕ, элементы ИЛИ-НЕ, схему мажоритарных элементов, регистр, счетчик, причем входы первого, третьего, четвертого, восьмого триггеров, входы первого элемента ИЛИ-НЕ, первый вход второго элемента ИЛИ-НЕ и первый вход четырнадцатого элемента ИЛИ подключены к входу узла, адресный вход которого соединен с входами третьего, четвертого, пятого и шестого элементов И, входы четвертого элеrnåíTý ИЛИ и регистра подключены к входу узла, выход первого триггера через первый мажоритарный элемент соединен с входом второго .триггера, выход которого подключен к входу синхронизации седьмого триггера, выход первого элемента ИЛИ-НЕ через второй мажоритарный элемент связан с выходом узла, входы третьего элемента ИЛИ подключены к выходам третьего и четвертого триггеров, а выход соединен с первым входом второго элемента И, выход которого через третий мажоритарный элемент связан с входом пятого триггера, выход пятого триггера подключен к входу шестого триггера, выход которого связан с входами первого и второго элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента ИЛИНЕ, а выход связан с входом седьмого триггера, выход пятого элемента И связан с входом третьего элемента И и подключен к входу первого элемента Н Е, выход которого подключен к входу четвертого элемента И, входы шестого-одиннадцатого элементов И соединены с выходами регистра, первого, третьего, четвертого, пятого и восьмого триггеров, третьего и четвертого элементов И, второго элемента НЕ, третьего э емента ИЛИ, а выходы подключены к входам схемы мажоритарных элементов, выходы которой соединены с выходами узла, выход четвертого элемента ИЛИ подключен к входу девятого триггера, выход которого через четвертый мажоритарный элемент соединен с входом десятого триггера, выход второго триггера обьединен с первым входом второго элемента ИЛИ и подключен к первому выходу узла, выход четвертого триггера связан с вторым входом второго элемента ИЛИ, выход которого соединен с выходом узла, выходы пятого, седьмого, де5 35 сятого и четырнадцатого тригге ов подключены к выходу узла, входы синхре..:. зации первого-шестого, восьмого-оди не,"-,:,е "iт его и четырнадцатого триггеров, а такжc, с ейный вход счетчика соединен г, входом узла, второй вход второго элемента ИЛИ-НЕ обьединен с входом одиннадцятогo триггера, первым входом двенадцатого злемен га И и подключен к входу узла, выход одиннадцатого триггера связан с вторым входом двенадцатого элемента И, выход которого соединен с управляющими входами двенадцатого и тринадцатого три геров, выход вгорого элемента ИЛИ-НЕ подключен к входам двенадцатого-четырнадцатого риггеров и схемы мажоритарных элементов, выход счетчика связан с входом двенадцатого триггера и через третий элемент НЕ с входом тринадцатого триггера, вход которого обьединен с выходом двенадцатого триггера и подключен к выходу узла, а выход обьединен с входом счетчика, первым входом четырнадцатого элемента И и подключен к выходу узла, второй и третий входы тринадцатого элемента И через четвертьiA и пятый инверторы подключены к входам узла, выход четырнадцатого триггера связан с входом четырнадцатого элемента И, выход которого соединен с первым входом пятого элемента ИЛИ, вход четырнадцатого триггера связан с выходом пятого элемента ИЛИ, второй вход которого подключены с выходу тринадцатого элемента И, входы ма>коритарных элементов и схемы мажоритарных элементов подключены к шестоr lу выходу и входам для мажоритарных связей узла. 6. Система по пп,1 и 2, о т л и ч а ю щ а" я с я тем, что узел контроля содержит регистр, схему сравнения, коммутаторы, дешифратор, схему ключей, элементы И, ИЛИ, ИЛИ-НЕ, причем информационные входы первого и второго кол мутаторов связаны с входами узла, а их управляющие входы подключены к выходу дешифратора, входы которого соединены с выходами элементов ИЛИ, выходы первого и второго кол мутаторов связаны с входами третьего коммутатора, выход которого подклю ен к информационному входу выходного коммутатара, к адресному входу подсоединены входы первого и второго элементов ИЛИНЕ, третьего, восьмого, десятого, одиннадцатого, двенадцатого элементов И, управляющий вход третьего ко,". мутатора. входы третьего элемента ИЛИ-I! Е, „-,ее,того, десятого, двенадцатого и T()I1IIoдLI,,"Toão элементов И, схемы сравне»ия подкллэ iclIL,I к входуузла, выходы второго и греiI, I и 3 ементов ИЛИ-НЕ соединены с е-..л.дтл"и:,".сь1378287 Таблица 1 Таблица 2 3О Таблица 3 Пример мого, девятого, одиннадцатого и тринадцатого элементов И, выходы элементов И с восьмого по десятый подключены к входам первого элемента ИЛИ, .выходы элементов И с одиннадцатого по тринадцатый связаны с входами второго элемента ИЛИ, вход-выход узла подключен к входу регистра и выходу схемы ключей, информационный вход которого связан с выходом выходного коммутатора, а управляющий вход подключен к выходу первого элемента И, к информационному входу выходного коммутатора подсоединен выход регистра, а управляющий вход связан с выходом третьего элемента И, к управляющему входу узла подключены входы первого и второго элементов И, управляющий вход регистра, выход первого элемента ИЛИ-HE объединены с входами первого и второго элементов И, выходы регистра связаны с выходами узла, с входами схемы сравнения, четвертого, пятого и седьмого элементов И, выход четвертого элемента И .объединен с входом шестого элемента И и подключен к выходу узла, выход схемы сравнения связан с входом шестс го элемента И, выход которого подключен к выходу узла, выходы пятого и седьмого элементов И соединены с выходами узла. 1378287 1378287 1378287 1378287 1378287 1378287 Фиг. 7 . 1378287 Фиг. У ТИ ДА(0-11) ОТВ-Ф ИТ ЧТ ЧТВУ, (envt, 05РГ) иг. 1378287 Записи AVl(И-V) л 4 (1$-0) Л Р Составитель Техред M.Моргентал Редактор Л.Письман Корректор р ятрковецкая Заказ 544 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКН Г СССР 113035, Москва, Ж-35, Раушская наб,-, 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Л 3ПИ ИбР2) б1УД ОРР РРЛ (г ог) О18-Я юг. 1f llpzpw8awe
