Многоканальное устройство для распределения заданий процессорам

 

Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных системах для перераспределения нагрузки между процессорами. Цель изобретения - расширение области применения за счет возможности перераспределения запросов с учетом функциональных возможностей процессоров. Многоканальное устройство для распределения заданий процессорам содержит к (к-число процессоров) каналов, каждый из которых содержит счетчик, два дешифратора, два регистра, четыре элемента И, элемент НЕ, элемент задержки, два элемента ИЛИ, три триггера, три группы элементов ИЛИ, два блока памяти. 1 ил.

СОЮЗ СОНЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ УБЛИН (19) (11) (б1) 4 G 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTGPCHGMV СВИДЕТЕЛВСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ ПРИ ГННТ СССР (21) 42 70554/24-24 (22) 29.05.87 (46) 07.04.89. Ran. Р 13 (72) В.А. Богатырев (53) 681.3 (088.8) (56) Авторское свидетельство СССР

Ф 1124309, кл. G 06 F 9/46, 1985.

Авторское свидетельство СССР

9 1427368, кл. С 06 F 9/46, 1987. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ (57) Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислиИзобретение относится к вычислительной технике, в частности к устройствам распределения заданий между процессорами, и может быть использовано в многомашинных вычислительных системах для распределения нагрузки между процессорами.

Цель изобретения — расширение области применения устройства путем обеспечения возможности перераспределения заданий процессорам с учетом их функциональных возможностей.

На чертеже приведена структурная схема устройства (одного канала).

Канал устройства содержит регистры 1 и 2, группы элементов И 3 и 4, элементы ИЛИ 5 и б, НЕ 7, триггеры

8-10, элементы И 11-14, дешифратор

15, тактовый вход 16 канала, первый

17 и второй 18 входы чтения кода запроса канала, распределитель 19 имтельных системах для перераспределения нагрузки между процессорами, Цель изобретения — расширение области применения за счет возможности перераспределения запросов с учетом функциональных возможностей процессоров. Многоканальное устройство для распределения заданий процессорам содержит К (К вЂ” число процессоров) каналов, каждый из которых содержит счетчик, два дешифратора, два регистра, четыре элемента И, элемент НЕ. элемент задержки, два элемента KDi; три триггера, три группы элементог

ИЛИ, два блока памяти. 1 ил, пульсов, содержащий счетчик 20 и дешифратор 21, канал имеет третью группу элементов И 22, блоки 23 и 24 памяти, элемент 25 задержки, ьход 26 запроса, информационный выход 27 канала, вход 28 начальной установки, сигнальные выходы 29 и 30, общую магистраль 31 общие линии 32-34, кодовый вход 35 запроса канала.

Устройство работает следующим образом.

В блоке 24 памяти -ro канала отображается информация о способности К-го процессора выполнить запросы на выполнение функций f f

При этом, если К-й процессор способен выполнить запрос i-ro типа f;, по i-му адресу блока 24 памяти записывается "1", если нет — "0".

В блоке 23 памяти отображается способность К-го процессора прини1471191 мать запросы на выполнение функций

f f ..., f„, перераспределяемых через общую магистраль 31 от других процессоров. Если по i-му адресу—

"1", процессор первого канала способен принять запрос i-ro типа, перераспределяемый через общую магистраль

31, если "0" — не способен. Обычно информация в блоках 23 и 24 памяти совпадает, но в ряде случаев для регулирования нагрузки процессоров в блоке 23 памяти возможно маскирование приема процессором К-го канала некоторых типов запросов, перерас- 15 пределяемых через общую магистраль 31.

Для начальной установки подается сигнал на вход 28, при этом в триггеры 8-10 записываются "0", а счетчик 20 устанавливается в нулевое состояние, Запрос от К-го источника запросов (абонента) заносится в регистр 1 с входа 35 по сигналу на входе 26, при

"0" в триггере 8. 25

Если К-й процессор, закрепленный для обслуживания запросов от К-го абонента, способен выполнить запрашиваемую функцию, код которой занесен в регистр 1 и подается на адресный вход блока 24 памяти, при считывании с блока 24 памяти "1" к моменту появления сигнала с входа 26 на выходе элемента 25 задержки (задержка равна времени записи, кода запроса в регистр 1 и чтения с блока 24 памяти по новому адресу. На выходе элемента И 11 появляется сигнал, подаваемый на вход 29 прерывания К-го процессора.

Код запроса процессор считывает с регистра 1 через группу элементов

И 3 по сигналу 38. Если К-й процессор не способен выполнить запрос Й по сигналу с выхода элемента 25 задержки при "0" на выходе блока 24 памяти и "1" на выходе элемента НЕ 7 через элемент И 12 производится запись "1" в триггер 8.

Единичное состояние триггера 8

К-го канала соответствует запросу от

К-го канала устройства на перераспределение запроса от К-ro абонента через общую магистраль 31. Распреде лители 19 импульсов всех каналов по1следовательно циклически перебирают числа от 0 до М (M - число каналов), причем состояния счетчиков 20 распределителей 19 импульсов различных каналов совпадают, так как для их работы используется одинаковая частота.

Если в триггере 8 К-ro канала "1" и счетчик 20 находится в К-м состоянии, при котором на К-м выходе дешифратора 21 и выходе распределителя

19 К-ro канала появляется "1", при

"0" состоянии триггеров 9 и 10 на выходе элемента И 13 формируется сигнал, по которому через группу элементов И 4 код запроса с регистра 1

K-ro канала выдается на общую магистраль 31. По сигналу с выхода элемента И 13 через элемент ИЛИ 5 на линию

32 выдается "1", на линии 33 в это время имеется "0", так как при "0" на линии 33 возбуждается первый выход дешифратора 15 и в триггеры 9 и 10 записывается "1"., при этом состоянии триггеров 9 .и 10 блокируется формирование единицы на выходе элемента И 13 и передача запросов через общую магистраль 31. При "1"-м состоянии триггеров 9 и 10 начинается поиск процессора, способного принять на обслуживание запрос, переданный через общую магистраль и занесенный в регистры 2 всех каналов по сигналу на первом выходе дешифратора 15.

При (К+1)-м состоянии счетчика 20, если (К+1)-й процессор способен выполнить запрос, занесенный с магистрали 31 в регистр 2, на выходе блока. 23 памяти и на выходе элемента

И 14 появляется сигнал, поступающий на выход 30 требования прерывания процессора соответствующего канала.

Если процессор (К+1)-го канала не способен выполнить запрос, распределенный через магистраль 31, при (К+1)-м состоянии счетчика 20 проверяется, способен ли процессор (К+1)-ro канала принять запрос и т„д. По сигналу на выходе элемента И 14, вырабатываемого при выделении процессора, загружаемого на выполнение запроса, переданного через общую магистраль 31, кроме выдачи этому процессору требования прерывания на вход 30, производится выдача "1" на линию 33 через элемент ИЛИ 6. Так как триггер 9 в

"1"-м состоянии, на выходе элемента

И 13 и на линии 32 — "О", в результате чего возбуждается второй выход дешифратора 15. По сигналу на втором выходе дешифратора 15 триггер 10 устанавливается в "0"-е состояние, бло1471191 6

30, которых соединены соответственно с вторым и третьим выходами первого дешифратора, выходы второго регистра соединены с первыми входами элементов И третьей группы и с адресными.

35 входами второго блока памяти, выход которого соединен с первым входом четвертого элемента И, вторые входы третьего и четвертого элементов И

40 соединены с первым выходом второго дешифратора, вход которого соединен с выходом счетчика, синхровход которого соединен с тактовым входом канала устройства, инверсные выходы второго и третьего триггеров соединены соответственно с третьим и четвертыми входами третьего элемента И, прямые выходы второго и третьего триггеров соединены соответственно с третьим и четвертым входами четвертого элемента И, выход которого соединен с вторым выходом признака обращения к процессору канала устрой-, ства и с первым входом второго эле55 ,мента ИЛИ, вторые входы первого и второго элементов ИЛИ соединены с первым входом чтения кода запроса канала устройства и с вторыми входами элементов И третьей группы, втокирующее прохождение сигналов через .элемент И 14 (прохождение сигналов через элемент И 13 блокируется сохра ненным "1"-м состоянием триггера 9).

Процессоф, получивший требование приема запроса, распределенного через общую магистраль 3 1, с входа 30 считывает код запроса с регистра 2 через элементы И 22 по сигналу с входа 17, при этом через элементы

ИЛИ 5 и 6. на линиях 32 и 33 выставляются "1", в результате чего возбуждается третий выход дешифратора t5 устанавливающий триггеры 9 и 10 в исходное состояние "00", при котором разрешается распределение через общую магистраль 31 запросов от абонентов неисправных процессоров. Для исключения рассогласования работы счетчиков 20 (при достижении счетчиком

20 какого-либо канала максимального кода М) на линию 34 выдается сигнал установки счетчиков 20 всех каналов в исходное "0"-е состояние.

Формула изобретения

Многоканальное устройство для распределения заданий процессорам, содержащее К каналов (К вЂ” число процессоров), каждый из которых содержит первый и второй регистры, первую и вторую группы элементов И,. с первого по четвертый элементы И, первый и второй триггеры, счетчик, первый и второй дешифраторы, первый и второй элементы ИЛИ, причем в каждом канале вход кода запроса канала устройства соединен с информационным входом регистра, синхровход которого соединен с входом запроса канала устройства, выходы первого регистра соединены с первыми входами элементов

И первой и второй групп, выходы первого и второго элементов И соединены соответственно с первым выходом признака обращения к процессору канала устройства и входом установки в "1" первого триггера, выходы одноименных элементов И первых групп всех каналов устройства объединены по схеме

МОНТАЖНОЕ ИЛИ и соединены с соответствующими информационными входами вторых регистров каналов устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства путем обеспечения возможности перераспределения заданий.

25 с учетом функциональных возможностей процессоров, оно дополнительно содержит в каждом канале третий триггер, элемент HE первый и второй блоки памяти, третью группу элементов И, элемент задержки, причем вход запроса канала устройства соединен с входом элемента задержки, выход которого соединен с первыми входами первого и второго элементов И, второй вход второго элемента И соединен с выходом элемента НЕ, вход KQTopoI соединен с вторым входом первого элемента И и с выходом первого блока памяти, адресные входы. которого соединены с выходами первого регистра, выход первого триггера соединен с первым входом третьего элемента И, выход которого соединен с первым входом первого элемента ИЛИ, с вторыми входами элементов И первой группы и с синхровходом первого триггера, вход начальной установки канала устройства соединен с входами установки в "0" счетчика и с первого по третий триггеров, первый выход первого дешифратора соединен с синхровходом второго регистра и с входами установки в "1" второго и третьего триггеров, синхровходы

1471191

Составитель А. Афанасьев

Редактор А. Шандор Техред Л.Олийнык Корректор Л. Пилипенко

Заказ 1609/50 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1 l3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул, Гагарина,101 рой вход чтения кода запроса канала устройства соединен с вторыми входами элементов И второй группы, выходы соответствующих элементов И вто5 рои группы объединены по схеме МОНТАЖНОЕ ИЛИ с выходами соответствующих элементов И третьей группы и соединены с соответствующими информационнымн выходами канала устройства, вторые выходы вторых дешифраторов всех каналов объединены по схеме

МОНТАЖНОЕ ИЛИ и соединены с синхровходами счетчиков всех каналов, выходы первых элементов ИЛИ всех качалов объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с первыми входами первого дешифратора всех каналов устройства, выходы вторых элементов

ИЛИ всех каналов устройства объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с вторыми входами первых дешнфраторов всех каналов устройства.