Устройство для распределения заявок по процессорам

 

Изобретение относится к вычислительной т е хнике и может быть использовано для распределения заявок ,по процессорам в мультипроцессорных системах. Целью изобретения является повышение надежности функдионировани-я устройства за счет обслуживания заявок при отказе j ух и более процессоров , назначеьллчх на их решение, во время распределения текущей заявки . Устройство солержит группу регистров , регистр roTOBHOCTi-sрегистр потребности, блок управлеш-.я, блок назначения, элементы И, ИЛИ, элементы задержки. Устройство осуществляет прием кодов зл5:-:-от.г, содержащих код номера зггдачи ; кол числа потребных пття ее peuieHHH пропкссоров. Блок назначения за один тйкт работы производит назначение нг: поступившую заявку свобод нх процессоров. При отказах продессг Г Ов во вреь-я выполнения задач блок управления организует перезагрузку кодов задач, на которые они были назначены, в свободные процессоры . 1 з.п. ф-лы, Д i-m. OS

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ6ЛИН

1511 4 G 06 F 9/46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗО6РЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (2! ) 4296966/24-24 (22) 24.08.87 (46) ?8.02,89. Бил. 1= 8 (72) В,Д.Костюченко, Н,Г.Боровков, В,А.Демин и В.II.Ñîêîëîâ (53) 681. 3?5 (088. 8) (56) Авторское свидетельство ССГР

¹ 629538, кл. Г 06 F 9/00, 1977, Авторское свидетельство СГСР №- 1151965, кл. С 06 F 9/46, 1983, (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАЯВОК ПО ПРОЦЕССОРАМ (57) Изобретение относится к вычислительной технике и может быть использовано для распределения заявок е . по про це ссор ам в мульт ипроцес сор ных системах. Целы изобретения является повышение надежности функционирования устройства за счет обслуживания

Изобретение относится к вычислительной технике и может быть использовано для распределения заявок по процессорам в мультипроцессорных системах.

Цель. изобретения †повышение надежности функционирования устройства за счет обслуживания заявок при отказе двух и более процессоров, назначенных на их рещение, во время распределения текущей заявки, На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 — структурная схема блока управления; на фиг. 3 — то же, блок назначения; на фиг. 4 — то же, узел назначения блока назначения.

„„80„„1462ЗИ заявок при n t.êлзс " "x и более пронессоров, назнлче..иых на их решение, во время распределения текущей зя— явки. Устройство содержит группу регистров, регистр готовности, регистр потребности, блок управления, блок назначения, элементы И, ИЛИ, элементы задержки. Устрм:.стн осуществляет прием кодов з "-„:::. ссдержящих код

; —,îìåðà "-лдлчи, ...,-, числя потребных я ее решения пр;1плссорон. Блок í l значения з а один т:-:кт работы произ нов ди1 нл-.начение н:-: поступившую заявку свобод|и x процессс рон. При отказах процессг рон Во B ;åb.ÿ выполнения злдач блок управлсния организует перезагрузку кодов злдяч, нл которые они были назначены, свободные проне св соры, 1 з, и. ф-лы, - ил, Устройство содержит группу входов

1 заявок устройст:=.ë, группу регистров 2, регистр 3 потребности, ре— гистр 4 готовности, группу элементов И 5, пернуи, вторую и третью группы блоков элементов И 6-8, эле— мент ИЛИ 9, первую и вторую группы элементов ИЛИ 10 и 11, блок 12 назначения, блок 13 управления, группу элементов 14 задержки, группу сигнальных нходон 15 устройства, нход

16 запуска устройства, выход 17 прерывания устройства. группы выходов

18 устройства, группу сигнальных входов 19 устро= ñòâà,, гру,ппу выходов

20 блока 13, группу сигнальных вхадон

21 устройства, вход 22 блока 13, Hbl1462314 ход 23 блока 13 выход 24 блока 23Ä выход 25 блока 13, группу вьгходов 26 блока 13, входы 27-29 блока 12, выходы 30-32 блока 12, Блок 13 (фиг, 2) содержит регистр

33 отказов, регистр 34 маски, триггер 35, элементы И 36-42, группы элементов И 43-45, элементы ИЛИ 46-50, группу элементов ИЛИ 51, элементы НЕ, 52 « 53, элементы 54-56 зацержки. .:Блок 12 (фиг. 3) содержит вход 57, логического "0", узлы 58 назначения, :: выходы 59 узлов 58, выходы 60-66 уз лов 58. Узел 58 (фиг. 4) содержит

: элементы И 67 и 68, элементы ИЛИ 70 и 71, элемент 69 запрета, Устройство работает следующим об разом.

В исходном состоянии регистры 2, "регистр 3 потребности, регистр 33 от казов, регистр 34 маски и триггер 35 .:находятся в нулевом состоянии, во

:всех разрядах регистра 4 находятся ,"1" (все процессоры исправны и свободны), На выход 17 устройства с выхода. элемента HE 52 выдается единич ный уровень, сигнализирующий о том, что устройство готово к приему новой заявки.

Планирующая система вырабатывает ,заявки на р шение задачи. которые поступают на гругпу вхоцов 1 устройства, Заявка содержит код ном"р=.. адачи, которую нужно решить и код потребности дпя ее решения числа про-цессоров. Код числа процессоров позиционный (представляется в виде соответствующего числа разря,цных едини,). Поступая на группу ьходов 1,, код заявки через группу выходов 20 блока 13 управления поступает на вход элемента ИЛИ 49„ единичный сиг-нал с выхода которого при этом поступает на первый вход элемента И 41,.

На второй вход элемента И 41 с выхода элемента И 40 через элемент ИЛИ

48 также подается единичный сигнал, так как на выходе элемента ИЛИ 46, а также элементов HE 52 и НЕ 53 в исходном состоянии находится единичный потенциал. Поскольку в исходном состоянии на вход 16 устройства подается "0", элемент И 41 закрыт по тре-. тьему входу, и на выходе 23 блока

13 находится нулевой потенциал, закрывающий элементы И 5 группы по нто" рым входам. На выходах 24 и 25 блока управления в исходном состоянии та.кJ

a =a n(cус1), а в каждой строке матрицьI имеются pH горизонтальны.с двоичных канала с распространением сигнала слева наspado, реализующие в кажцом узле логические функции

Ь =b h a

I Р с =с (а Ь) ", Q (2) (3) (4) I где а и а соответственно сигналы иа первом, выходе 59 и выходе 63 узла же находи..-ся нулевой потенциал, так как элементы И 36 и 4?, а также элемент И 38 з акры ты. Единичные сигналы, поступающие с выходов регистра 4 пе.— редаются через открытые элементы И

43 H элементы ИЛИ 51 На выходы группы выходов 26 блока 13 управления, открывая все блоки элементов И 6.

10 Для включения устройства в работу на его вход 16 подается единичный поте нциал, ко торий сохраня ется в тече ние госледующей работы устройства.

IC поступлением этого потенпиала от16 крывается элемент И 41 и с выхода 23 блока 13 угравления на вторые входы всех элементов И 5 группы подается единичный сигнал, Ввиду того, что на выходе всех

20 элементов И 5 группь: присутствует единичный потенциал„, первая заявка первоначально пост тпаеI на все регистры 2, а затем через блоки элементов

И 7 и элементы ИЛИ 11 код потребного

25 числа процессоров поступае- в регистр

3 потребности, а код номера задачи через открытые блоки элементов И 6 (на вход каждого из них подается единичный сигнал с соответствующего вы30 хода группы выходов 26 блока 13 управления) и элементы ИЛИ 10 первой группы подается на групповые входы всех блоков элементов И 8 третьей

3 p5 ò. ïû р

С появлением единичного значения в разрядах регистра 3 потребности начинается работа блока 12 назначения которнй представляет сс бой двумерную итеративную матрицу узлов 58 назначе10 ния, Каждый узел 58 представляет собой конечный автомат без памяти, каждом столбце матрицы имеется верти-кальный двоичный кана:< (фиг. 3) с распространением сигнала сверху вниз, реализующий в каждом узле логическую функцию

5 1462314 6

20

58, Ь и Ь вЂ” на втором выходе 60 и выходе 64, с и с — на третьем выходе !

61 и выходе 65, d u d — на четвертом выходе 62 и выходе 66 узла 58, На выход 59 каждого узла граничной верхней строки матрицы через соответствующий вход группы входов 27 блока

12 назначения подается содержимое соответствующего разряда регистра 3 потребности, На выход 60 (на выход

6?) каждого узла граничного левого столбца матрицы через соответствующий вход группы входов 28 (29) блока

12 назначекия,подается сигнал с прямогоо (инвер сного) выхода соответ ствующего разряда регистра 4 готовности. На выход 61 всех узлв граничного левого столбца подается с входа 57 блока 12 назначения нулевая граничная константа (с, =0) .

B случае, если на выходе 59 какого-либо узла граничной верхней строки присутствует нулевой сигнал (а =

=0), во всех узлах соответствующего данному узлу столбца в соответствии с (2) — (4):

I l

Ь=b с=с;d=d.

При появлении позиционного кода З0 числа потребных процессоров в регистр

3 единичный сигнал с первого слева единичного разряда распространяется вниз по соответствующему стрлбцу до .того узла, в котором b=l (d--О, 35 с=с =0). На выходах этого узла в соответствии с (1) — (4) дюрмируются сигналы а =О; Ь =О; с =1, d =О. В последующих узлах данного столбца (расположенных ниже) сигнал в верти- 40 кальном канале в соответствии с (1) измениться не может, и с выхода 63 нижнего узла данного столбца нулеI вой сигнал (а„=О) подается через соответствующий выход группы выходов 45

30 блока 12 назначения на.вход соответствующего разряда регистра 3

Ю потребности, сигнализируя о том, что потребность в одном из заказных процессоров удовлетворена. В последую- 50 щих узлах данной строки, расположенных правее, сигналы в горизонтальных каналах в соответствии. с (2)-(4) также изменйться не могут. С выхода.

65 правого узла данной строки единичный сигнал подается через соответствующий выход группы выходов 32 блока

12 назначения на вход соответствующего блока элементов И 8, разрешая передачу кода номера задачи для исполнения в свободный процессор (данный процессор был свободен, так как с регистра 4 готовности в новый узел соответствующей строки матрицы блока

12 назначения подавался сигнал b 1) .

Таким образом, осуществляется назначение процессора на выполнение задачи. С выхода 64 правого узла данной строки нулевой сигнал подается через соответствующий выход "группы выходов

3l блока 12 назначения на вход соответствующе го разряда регистра 4, сигнализируя о том, что соответствующий данному разряду процессор уже назна— чен на вьнюлнение задачи, Аналогичным образом осуществляется назначение оставшегося числа заказанных процессоров при наличии достаточного числа свободных процессоров.

Одновременно с появлением единиц позиционного кода числа потребных процессоров в регистре 3, на выходе элемента ИЛИ 9 гоявляется единичный сигнал, который подается на вход 22 блока 13 управления. Этот сигнал проходит через открытый элемент И 36 на первый вход элемента И 42 и через элемент 55 задержки на второй вход эле— мента И 42. С выхода элемента И 42 задержанный единичный сигнал через выход 25 блока 13 управления подается на тактовый вход регистров 3 и 4.

Время задержки элемента 55 задержки выбирается таким, чтобы этот сигнал появлялся на входах регистров 3 и 4 после завершения переходных процессоров в блоке 12 назначения.

С поступлением единичного сигнала на тактовые входы регистров 3 и 4 хотя бы один из них сбрасывается в нулевое состояние в первом случае, если число потребных для решения процессоров меньше числа свободных процессоров, обнуляется регистр 3, во втором случае, если число потребных процессоров больше числа свободных, регистр 4, в третьем случае, если число потребных равно числу свободных — регистр 3 и регистр 4.

В первом случае с выхода элемента

ИЛИ 9 на вход 22 блока 13 поступает нулевой сигнал, на выходе элемента

НЕ 52 при этом появляется единичный сигнал, который поступает на выход

17 устройства, сигнализируя планирующей системе о том, что устройство закончило распределение текущей заяв7 146231 ки и готово к приему следующей. Полу-, чив этот сигнал, планирующая система выдает на входы 1 устройства код сле-, дующей заявки, а в случае отсутствия в данный момент заявок, выставляет на входах 1 заявок нулевой код. При отсутствии отказов процессоров (на выходе элемента НЕ 53 присутствует единичный потенциал) единичный сигнал 1О с выхода элемента ИЛИ 46 проходит через открывшие элементы И 37, И 40 и элемент ИЛИ 48 на второй вход элемента И 41, При отсутствии новых заявок нулевой сигнал с выхода элемента ИЛИ 49 удерживает элемент И 41 в закрытом состоянии и на выходе 23

: блока 13 сохраняется нулевой потен циал, устройство переходит в режим !

: ожидания новых заявок. Если плани- 20 рующая система выставила на вход 1 код новой заявки, элемент И 41 откры: вается и с выхода 23 блока 13 еди, ничный сигнал поступает на вторые входы элементов И 5 группы. При этом открываются те элементы И 5 группы, на первые входы которых поступают единичные сигналы с выходов регистра

4, и разрешают запись в соответствующие свободным процессорам регистры ЗО

2 кода новой заявки. Единичные сигналы с выходов элементов И 5, задержанные соответствующими элементами 14 задержки группы на время, достаточное дпя завершения переходных процессов в регистрах 2, открывают соответствующие блоки элементов И 7, по первому входу (на второй вход этих блоков поступает единичный сигнал с выхода 17 блока 13 управления), 40 разрешая запись в регистр 3 кода числа процессоров, потребных для pemeния данной задачи. Назначение процессоров на эту задачу производится аналогично рассмотренному. 45

Во втором случае нулевой потенциал с выхода элемента ИЛИ 46 закрывает элемент И,36, 37 и 39. Единичный сигнал с выхода элемента ИЛИ 9 подается на вход 22 блока 13. На выходах щ

17, 23, 24 и 25 и группе выходов 26 блока 13 управления присутствуют нулевые потенциалы. Устройство переходит в режим ожидания- свободных процессоров, При освобождении хотя бы одного процессора на выходе элемента

К1Н 46 и на выходах группы выходов 26 блока 13, соответствующих освободившимся процессорам, появляется единичный потенциал, так как при отсутствии отказов на выходе элемента НЕ 53 присутствует единичный потенциал.

При этом открывается элемент И 39, и передним фронтом единичного сигнала с его выхода, поступающим на тактовый вход триггера 35, триггер 35 переводится в единичное состояние, так как на его информационном входе единичный потенциал. Единичный сигнал с еди. ничного выхода триггера 35, длительность которого определяется элементом 55 задержки, поступает через элемент ИЛИ 48 на второй вход элемента

И 41. На его первый вход поступает единичный потенциал с выхода элемента ИЛИ 49; на вход которого поступает код заявки, распределение которой еще не закончено, так как единичный сигнал на выходе 17 блока 13 не вырабатывался. Сигнал с выхода 23 блока

13 поступает на элементы И 5 группы, организуя запись в регистрах 2, соотBетствующих освободившимся про— цессорам кода заявки. Код числа потребных процессоров из этих регистров в регистр 3 не переписывается, так как блоки элементов И 7 остаютея закрытыми нулевым потенциалом, поступающим с выхода элмента НЕ 52. Доназначение процессоров на данную задачу производится аналогично описанному.

Если в ходе решения задачи откажет какой-либо из назначенных процессоров, на соответствующем входе группы входов 21 бло .а 13 появляется единичный потенциал, который поступает на первый вход соответствующего элемента И 45 группы; На второй вход этого элемента с соответствующего выхода группы инверсных выходов регистра 34 первоначально также поступает единичный потенциал, С выхода этого элемента единичный сигнал поступает на информационный вход соответствующего разряда регистра 33. С входа группы входов 21 единичный сигнал одновременно поступает через элемент

ИЛИ 50 и элемент 56 задержки на тактовый вход регистра 33. Таким образом, в регистр 33 заносится информация об отказавших процессорах. С появле- нием единичного значения хотя би в одном разряде регистра 33 на выходе элемента ИЛИ 47 появляется единичный потенциал, а на выходе элемента НЕ

53 — нулевой потенциал, который заl0 выхода отказавшего процессора на вход группы сигнальных входов 21 устройства к этому моменту прекращается), единичный сигнал готовности с выхода восстановленного процессора поступает на соответствующий вход первой группы сигнальных входов устройства, устанавливая в "1" соответствуюний разряд регистра 4. формул а и= о бр ет ения

1. Устройство для распределения заявок по процессорам, содержащее группу регистров, регистр готовности, группу элементов И, первую, вторую, третью группы блоков элементов

И, элемент ИЛ11, первую и вторую группы элементов ИЛИ, блок управления, содержащий первый, второй и третий элементы И, первую и вторую группы элементов И, первый и второй элементы ИЛИ, группу элементов. ИЛИ, первый и второй элементы НЕ, причем группы информационных входов регистров группы объединены и являются группой входов заявок устройства, управляющий вход каждого регистра группы соединен с выходом одноименного элемента И группы, первая группа выходов каждого регистра группы соединена с группой входов одноименного блока элементов И первой группы,вторая группа выходов каждого регистра группы соединена с группой входов одноименного блока элементов И второй группы, группа выходов каждого блока элементов И первой группы соединена с группой входов одноименного элемента ИЛИ первой группы, группа выходов каждого блока элементов И второй группы соединена с группой входов одноименного элемента ИЛИ второй группы, выходы элементов ИЛИ первой группы соединены с группой входов каждого блока элементов И третьей группы, группа выходов которого является соответствующей группой выходов уст— ройства,, выход элемента ИЛИ соединен с входом первого элемента HF. и с первым входом первого элемента И блока управления, первая группа сигнальных входов устройства соединена с группой информационных входов регистра готовности, каждый выход группы прямых выходов регистра готовности соединен с первым входом одноименного элемента И группы, с соответствующим

1 9 1462314 крывает элементы И 39,и 40 и элементы И 43 первой группы. В момент окончания распределения текущей заявки на выходе элемента НЕ 58 появляется единичный сигнал, который при наличии свободных процессоров проходит через элементы И 37 и 38 на выход 24 блока

13. Одновременно единичный сигнал с выхода элемента НЕ 53 поступает на первый вход каждого элемента И 44 группы, При этом открывается только один элемент И 44, соответствующий единичному разряду регистра 33, с минимальным жмЕром, поскольку нулевой 15 потецниал с его инверсного выхода закрывает элементы И 44, соответст:-вующие разрядам с большим номером.

Единичный сигнал с выхода элемента .

И 44 устанавливает в "1" соответствую- 20 щий разряд регистра 34 и через элемент ИЛИ 51 группы поступает на соответствуюший выход группы выходов 26 блока 13, открывая соответствующий отказавшему процессору блок элемен- 25 тов И 6 группы. Единичный сигнал с выхода 24 блока 13 через первый элемент ИЛИ 11 группы записывает единицу в первый разряд регистра 3, После этого аналогично изложенному осуще- 30 ствляется назначение свободного процессора на задачу, кторую выполнял отказавший процессор. Единичный сигнал с выхода элемента И 38 через элемент ИЛИ 50 и элемент 56 задержки поступает также на вход синхронизации триггеров регистра 33. Так как элемент И 45, соответствующий отказ авшему проце ссору, пер енаэначение которого, уже состоялось (в соответст- 4р вующем разряде регистра 33 записана "1"), закрыт нулевым сигналом с инверсного выхода соответствующего разряда регистра 34, соответствующий разряд регистра 33 обнуляется. Если 4g имеются еще необработанные отказы (имеются единичные разряды в регистре 33), процедура переназначения повторяется до тех пор, пока не будут обработаны все имеющиеся отказы. gp ,Только после этого устройство перейдет к приему следующей новой заявки от планирующей системы. С восстановлением отказавшего процессора на соответствующий вход группы сигнальных входов 15 устройства подается единичный сигнал, который сбрасывает в

"0" соответствующий разряд регистра

34 (подача единичного потенциала с

1462314

5

30

40 входом первого элемента ИЛИ и с первым входом одноименного элемента И первой группы блока управления, выход второго элемента И блока управления соединен с вторыми входами элементов И группы, выход третьего элемента И блока управления соединен с ,:входом первого элемента ИЛИ второй

:группы, в блоке управления выход пер;,:вого элемента ИЛИ соединен с вторым

:входом первого элемента И, выход пер" ваго элемента НЕ соединен с первыми входами элементов И второй группы блока управления, выход второго эле,:мента ИЛИ блока управления соединен с входом второго элемента НЕ и с .первым входом третьего элемента И., в

:блоке управления выход второго эле,мента НЕ соединен с вторым входом каждого элемента И первой группы, ;выход которого соединен с первым вхо дом одноименного элемента ИЛИ груп::пы, второй вход которого соединен с ,выходом одноименного элемента И второй группы,. а выход каждого элемента ИЛИ группы блока управления соединен с управляющим входом одноименного блока элементов И первой группы, о т л и ч а ю щ е е с я тем, что„ с целью повышения надежности функционирования устройства за счет обслу" живания заявок при отказе двух и более процессоров, назначенных на их решение,,во время распределения текущей заявки, в устройство введены регистр потребности, группа элементов задержки, блок назначения, содержащий

К групп узлов назначения (К вЂ” количество выходов .регистра потребности), а в блок управления введены регистр отказов, регистр маски, триггер, четвертый, пятый, шестой и седьмой элементы И, третья группа элементов

И, третий, четвертый, и пятый элементы ИЛИ, первый, второй и третий элементы задержки, причем каждый вход группы информационных входов регистра потребности соединен с выходом соответствующего элемента ИЛИ второй группы, каждый выход группы выходов регистра потребности соединен с соответствующим входом элемента ИЛИ и с соответствующим входом первой группы входов блока назначения, вто" рая группа входов которого соединена с группой прямых выходов регистра готовности, третья группа входов блока назначения соединена с групп6й инверсных выходов регистра готовности. первая группа виходов блока назначения соединена с груплой установочных входов регистра потребности, каждый выход второй группи виходов блока назначения соединен с управляющим входом одноименного блока элементов

И третьей группы, третья группа выходов блока назначения соединена с группой установочных входов регистра гoToBHocTH управляющий вход которого соединен с управляющим входом регистра потребности и с выходом четвертого элемента И блока управления, группа входов третьего элемента ИЛИ которого соединена с группой входов заявок устройства, первый управляющий вход каждого блока элементов И второй группы соединен с выходом одноименного элемента задержки группы, вход каждого из которых соединен с выходом одноименного элемента И группы, второй управляющий вход каждого блока элементов И второй группы соединен с выходом первого элемента НЕ блока управления, в блоке управления первый вход четвертого элемента И соединен с выходом первого элемента

И, второй вход четвертого элемента И соединен через первый элемент задержки с выходом первого элемента И, выход пятого элемента И соединен с вторым входом третьего элемента И и с первым входом шестого элемента И, выход третьего элемента И соединен с первым входом четвертого элемента

ИЛИ, первый вход пятого элемента ИЛИ соединен с единичным выходом триггера и через второй элемент задержки с входом сброса триггера, информационный вход которого соединен с первым входом первого элемента И блока управления, тактовый вход триггера соединен с выходом седьмого элемента И, группа входов четвертого элемента ИЛИ соединена с второй группой сигнальных входов устройства, выход четвертого элемента ИЛИ соединен через третий элемент задержки с управляющим входом регистра отказов, входы которого соединены с выходами элементов И третьей группы, первый вход каждого элемента И третьей груп-. пы соединен с одноименным инверсным выходом регистра маски, второй вход каждого элемента И третьей группы соединен с одноименным входом второй группы сигнальных входов устройства, первый вход седьмого элемента И соединен - выходом первого элемента

ИЛИ, с вторым входом первого элемента И и с первым входом пятого элемента И, вторые входы шестого и седьмого элементов И соединены с выходом второго элемента НЕ, выход седьмого элемента И соединен с тактовым входом 10 триггера, второй вход пятого элемента ИЛИ соединен с выходом шестого элемента И, выход пятого элемента ИЛИ соединен с первым входом второго элемента И, второй вход которого соеди- 15 нен с выходом третьего элемента ИЛИ, второй управляющий вход каждого блока элементов И второй группы соединен с выходом первого элемента НЕ блока управления, с вторым входом пятого Z0 элемента И блока управления и является выходом прерывания устройства, вход сброса каждого разряда регистра маски соединен с одноименным входом третьей группы сигнальных входов уст- 25 ройства, вход запуска которого соединен с вторым входом второго элемента

И блока управления, единичный вход каждого разряда регистра маски соединен с выходом одноименного элемента 30

И второй группы, прямой вход каждого разряда регистра отказов соединен с соответствующим входом одноименного элемента И второй группы, инверсный выход каждого разряда регистра отказов соединен с соответствующими входами всех последующих элементов И второй группы, прямые выходы регистра отказов соединены с входами второго элемента ИЛИ, причем в блоке на- 40 значения первые входы узлов назначения первой группы соединены с входом логического нуля устройства, второй вход каждого i-го узла назначения первой группы (i=1...ï, и — число уз- 45 лов назначения в группе) соединен с

i-ым входом второй группы входов блока назначения, третий вход каждого

i-го узла назначения первой группы соединен с i"ым входом третьей груп1ч6231 14 пы входов блока назначения „первый, второй и третий выходы i-го узла назначения каждой группы, кроме последней, соединены соответственно с первым, вторым и третьим входами -го узла назначения следующей группы, четвертый вход первого узла назначения каждой группы соединен с одно именным входом первой группы входов блока назначения, третьи выходы узлов назначения последней группы не используются, четвертый выход каждого узла назначения группы, кроме последнего -"зла группы, соединен с четвертым входом следующего узла назначения данной группы, четвертые выходы последних узлов назначения каждой группы являются пе. вой группой выходов блока назначения, первые выходы узлов назначения последней группы являются третьей группой выходов блока назначения, вторые выходы уз —лов назначения последней., руппы являются второй группой выходов блока наз начения .

2. Устройст по и. 1, о т л ич а ю щ е е c: теi что узел назначения содержи два элемента И, два элемента ИЛИ и элемент запрета, причем первый вход узла соединен с первым входом перво-о элемента И и с прямым входом элемента залрета, выход которого является первым выходом узла, второй вход которого соединен с первыми входами первого и второго элементов ИЛИ, второй вход и выход первого элемента ИЛИ соединены соответственно с выходом первого элемента

И и с вторым выходом узла, третий вход которого является его третьим выходом и соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с вторым входом первого элемента

И, с инверсным входом элемента запрета и с четвертым входом узла, четвертый выход которого соединен с.выходом второго элемента И.

1462314

И Af (bus. 1

28

ЗО

Составитель N. Купряшев

Редактор 10.Середа ТехредА.Кравчук Корректор Н,Король

Заказ 713/47 Тираж 667 Подписное с

ВНИИПИ Государственного комитета по изобретениям и открыти> :. при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производствеино-издательский комбинат "Патент", r, Ужгород, ул. Гагарина, 101