Цифровой фильтр

 

Изобретение относится к радиотехнике. Цель изобретения - повышение точности фильтрации. Цифровой фильтр содержит блок управления 1, блок памяти 2, сумматор 3, выходной регистр 4, счетчики 5 и 6, коммутаторы 7 и 9 и блок вычитания 8. Цель достигается путем обеспечения независимости настройки резонансной частоты и полосы пропускания цифрового фильтра с помощью введенных счетчиков 5 и 6, коммутаторов 7 и 9 и блока вычитания 8. Устройство по п.2 ф-лы отличается выполнением блока управления 1. 1 з.п.ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 Н 03 Н 17/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4120627/24-09 (22) 19.09.86 (46) 07.04.89. Бюл. Н 13 (72) О.Н.Партала (53) 621.372.544 (088.8) (56) Заявка Японии В 57-44257,,кл. Н 03 Н 17/02, 1983. (54) ЦИФРОВОЙ ФИЛЬТР (57) Изобретение относится к радиотехнике. Цель изобретения — повышение точности фильтрации. Цифровой

ÄÄSUÄÄ 1471281 А1 фильтр содержит блок управления 1, блок памяти 2, сумматор 3, выходной регистр 4, счетчики 5 и 6, коммутаторы 7 и 9 и блок вычитания 8.Цель достигается путем обеспечения независимости настройки резонансной частоты и полосы пропускания цифрового фильтра с помощью введенных счетчиков 5 и 6, коммутаторов 7 и 9 и блока вычитания 8. Устр-во по п.2 ф-лы отличается выполнением блока управления 1. 1 з.п. ф-лы, 3 ил.

1471281

Изобретение относится к радиотехнике и может быть использовано для фильтрации сигналов, задаваемых цифровым кодом.

Цель изобретения — повышение точности фильтрации путем обеспечения независимости настройки резонансной частоты и полосы пропускания цифрового фильтра.

На фиг. 1 представлена электрическая структурная схема цифрового фильтра; на фиг.2 — то же, блока управления; на фиг.3 — временные диаграммы, поясняющие их работу.

Цифровой фильтр содержит блок 1, управления, блок 2 памяти, сумматор

3, выходной регистр 4, первый 5 и второй б счетчики, первый коммутатор 7, блок 8 вычитания, второй коммутатор 9, сигнальный вход 10, вход

11 сигнала Е задания резонансной частоты, вход 12 сигнала f- задания полосы пропускания и выход 13 цифрового фильтра.

Блок 1 управления содержит первый 14 и второй 15 RS-триггеры, первый и второй элементы И 16 и 17, третий 18 и четвертый 19 RS-триггеры, первый элемент ИЛИ 20, первый

21 и четвертый 22 формирователи импульсов, второй элемент ИЛИ 23, второй 24 и третий 25 формирователи импульсов, третий и четвертый элементы И 26 и 27.

Цифровой фильтр работает следующим образом.

На вход 11 поступают импульсы с частотой f.„ =K f ð,,где К = 2,4,8..., Е р — требуемая резонансная частота цифрового фильтра. Эти импульсы поступают на S-вход первого RS-триггера и переводят его в единичное состояние (фиг.За,в). На выходах первого элемента И формируются импульсы, которые переводят третий RSтриггер в единичное состояние (фиг.Ç,r) которые, в свою очередь, запускают первый формирователь 21 импульсов (фиг.З,ж). Одновременно через первый элемент ИЛИ 20 логическая единица появляется на втором выходе блока 1 управления. Этот сигнал поступает на вход блока 2 памяти и первого 7 и второго 9 коммутаторов и переводит их в рабочее состояние., Поскольку на первом выходе блока 1 управления логическая единица еще не появилась, то блок 2 памяти начинает

10 !

55 работать в режиме считывания, на его выходах появляется информационное слово, которое, в частности, поступает в выходной регистр 4, в который записывается по сигналу с тре" тьего выхода блока 1 управления,т.е по импульсу первого формирователя 21 °

Информационное слово с блока 2 памяти поступает на сумматор 3, где суммируется с входным сигналом, поступающим на сигнальный вход 10. Результат суммирования поступает на вход второго коммутатора 9 и проходит на его выход, если на адресном входе второго коммутатора 9 имеется логический нуль. На четвертом выходе блока 1 управления действительно будет нуль, так как четвертый триггер 19 в описываемый момент времени не запускался. Адрес РА=О подается также на адресный вход первого коммутатора 7, благодаря чему на адресный вход блока 2 памяти подается код первого счетчика 5, где формируется номер ячейки памяти, работающей на накопление информации. Длительность импульса первого формирователя 21 (фиг.З,ж) такова, чтобы успело произойти суммирование в сумматоре 3 и передача информации через второй коммутатор 9 на информационный вход блока 2 памяти. После этого по заднему фронту импульса первого формирователя 2 1, поступающего через второй элемент ИЛИ 23 на вход второго формирователя 24 импульсов, последний запускается (фиг.З,и) и формирует импульс записи для блока 2 памяти, который подается в блок 2.

Блок 2 памяти переводится в режим записи и записывает в ту же ячейку (поскольку адрес на выходе первого счетчика 5 не изменился) информацию, являющуюся суммой информации считывания и входной информации.

Длительность импульса второго фор-. мирователя 24 достаточно короткая, чтобы в цепи сумматор 3 — второй коммутатор 9 информация, подаваемая на вход блока 2 памяти, не успела измениться. Задним фронтом импульса второго формирователя 24 запускается третий формирователь 25 импульсов (фиг.З,к),импульс которого через третий элемент И 26 поступает в цепи сброса первого и третьего

RS-триггеров 14 и 18. Этот процесс на фиг.3 показан двойной стрелкой

1471281 от фиг.З,к на фиг.З,в,г. Работа цифрового фильтра по ветви накопления на этом заканчивается.

Предположим, что в процессе накопления пришел импульс по входу 12 частоты Е Б,(фиг.З,б), которая определяет полосу пропускания цифрового филЬтра. Этот импульс запускает по S-входу второй RS-триггер

15 (фиг.З,д). Однако второй элемент И 17 в данный момент заперт потенциалом нуля с инверсного выхода первого RS-триггера 14. И только с момента сброса первого 14 и третьего 18 триггеров второй элемент И

17 открывается,и по S-входу запускается четвертый RS-триггер 19 (фиг.З,е). Логическая единица с выхода четвертого триггера 19 поступает на четвертый выход блока 1 управления, откуда идет на адресные входы первого 7 и второго 9 коммутаторов.

Первый коммутатор 7 переводит адре- са ячейки разряда с выхода второго счетчика 6 на адресный вход блока 2 памяти, а второй коммутатор 9 переводит информацию с выхода блока 8 на вход блока 2 памяти. Одновременно единица с выхода четвертого RSтриггера 19 через первый элемент

ИЛИ 20 по второму выходу блока 1 управления поддерживает рабочее состояние блока 2 памяти и первого 7 и второго 9 коммутаторов и запускает четвертый формирователь 22 импульсов (фиг.З,з). Пока длится импульс четвертого формирователя 22 блок 2 памяти находится в режиме считывания. С выхода блока 2 информационное слово поступает в блок 8, где на один вход это слово поступает целиком, а на другом входе Ш старших разрядов заземлены, а на остальные К разрядов поступают старшие разряды информационного слова.

В результате из числа, задаваемого информационнымслбвом,вычитывается его часть, составляющая =172" от исходного числа. Полученный ре- зультат с выхода блока 8 через второй коммутатор 9 поступает на информационные входы блока 2 памяти.Задним фронтом импульса четвертого формирователя 22 через второй элемент

ИЛИ 23 запускается второй формирователь 24 импульсов (фиг.З,и). Импульс с первого выхода блока 1 управления поступает в блок 2 памяти, 35

1. Цифровой фильтр, содержащий блок памяти, выходной регистр, выход которого является выходом цифрового фильтра, сумматор, первый вход которого соединен с выходом блока памяти, и блок управления, первый, второй и третий выходы которого соединены соответственно с входом разрешения записи и с входом разрешения считывания блока памяти и с входом синхронизации выходного регистра, отличающийся тем, что, с целью повышения точности фильтрации путем обеспечения независимости

50 настройки резонансной частоты и полосы пропускания цифрового фильтра, введены первый счетчик, вход ко торого является входом сигнала fT, задания резонансной частоты fp циф55 рового фильтра, при f „=К fp, К =

2, 4, 8, ° ... и подключен к первому входу блока управления, второй счетчик, вход которого является вхо5

30 где производится запись информации, являющейся разностью информационного числа и его части по адресу второго счетчика 6. После окончания импульса второго формирователя 24 запускается третий формирователь 25 импульсов. Через четвертый элемент И 27 (открытый четвертым RS-триггером 19) пройзводится сброс второго и четвертого RS-триггеров 15 и 19. Этот процесс на фиг.3 показан двойной стрелкой от фиг.3 к на фиг.З,д,е.

На этом работа цифрового фильтра по ветви вычитания заканчивается.

Далее, поскольку третий и четвертый RS-триггеры 18 и 19 оказываются выключенными, на выходе первого эле- мента ИЛИ 20 появляется логический нуль, который по второму выходу блока 1 управления поступает в блок 2 памяти, который переводится в режим хранения информации, и в первый коммутатор 7 и второй коммутатор 9, которые отключаются. Теперь цифровой фильтр находится в режиме ожидания до прихода импульса по любому из входов 11 или 12. Если, например, теперь первым придет импульс по входу 12 (f, ), как это показано на фиг.З,б,то в начале включится ветвь вычитания, а после окончания ее работы — ветвь суммирования.

Формула из обретения

1471281

5 дом сигнала f, задания полосы пропускания цифрового фильтра, при

f

2. Фильтр по и. 1 о т л и ч а юшийся тем, что блок управления. содержит первый RS-триггер, Sвход которого является первым входом блока управления, второй RS-триггер, 6

S"âõîä которого является вторым входом блока управления, первый и второй элементы И, первые входы которых соединены соответственно с

5 . прямым выходом первого К$-триггера и с прямым выходом второго RS-триггера, а вторые входы соединены соответственно с инверсным выходом второ1р .го RS-триггера и с инверсным выходом первого RS-триггера, третий и четвертый RS-триггеры, S-входы которых соединены с выходами соответственно первого и второго элементов И, третий. элемент И, выход которого соединен с R-входами первого и третьего, RS-триггеров, четвертый элемент И, выход которого соединен с R-входами второго и четвертого RS-триггеров, 2р первый элемент ИЛИ ВыхОд которого является вторым выходом блока управления, последовательно соединенные первый формирователь импульсов, вход которого и первые входы первого

25 элемента ИЛИ и третьего элемента И соединены с .выходом третьего RSтриггера, а выход является Третьим выходом блока управления, второй элемент. ИЛИ, второй формирователь имgp пульсов, выход которого является первым выходом блока управления, и тре- тий формирователь импульсов, выход которого соединен с вторым входом третьего элемента И и с первым входом четвертого элемента И, а также четвертый формирователь импульсов, вход которого соединен с вторыми входами четвертого элемента И первого элемента ИЛИ и является четвертым

40 выходом блока управления, а выход соединен с вторым входом второго элемента ИЛИ.

1471281 б д д е

0 к

Составитель Э.Борисов

Редактор Г.Гербер Техред М.яндык Корректор Н. Король

Заказ 1617/55 Тираж 880 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35 ° Раушская наб ., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101