Цифроаналоговый преобразователь с многофазным выходом

 

Изобретение относится к автоматике и вычислительной технике и предназначено для применения в многофазных системах автоматического регулирования и электропривода. Цель изобретения - расширение области применения за счет возможности изменения длительности выходных импульсов путем одновременного сдвига переднего и заднего фронтов. Преобразователь содержит генератор импульсов, счетчик импульсов, старший разряд которого выполнен в многофазном коде с числом фаз, в два раза меньшим числа выходных фаз, два сумматора и блок формирования многофазного сигнала, выполненный на M по числу выходных фаз одноразрядных сумматорах, M формирователях промежуточного кода, M элементах 2И-ИЛИ и преобразователе многофазного кода. На выходе каждого одноразрядного сумматора формируются импульсы сигналов переноса, длительность которых пропорциональна входному коду, а середина этих импульсов строго привязана к началу цикла переключения счетчика импульсов. 11 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1476611

151) 4 Н 03 М 1/82

А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕРЪСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4189082/24-24 (22) 04.02,87 (46) 30.04.89. Бюл. № 16 (72) В.И. Кочергин (53) 681,325(088.8) (56) Авторское свидетельство СССР

¹ 056447, кл. Н 03 М 1/82, 1976.

Авторское свидетельство СССР

1356225, кл. Н 03 M 1/82, 1985. (54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ

С МНОГОФАЗНЫМ ВЫХОДОМ (57) Изобретение относится к автоматике и вычислительной технике и предназначено для применения в многофазных системах автоматического регулирования и электропривода. Цель изобретения — расширение области применения за счет воэможности изменения длительности выходных имИзобретение относится к автоматике и вычислительной технике и предназначено для применения в многофаз-. ных системах автоматического регулирования и электропривода.

Цель изобретения — расширение области применения за счет возможности изменения длительности выходных им! пульсов путем одновременного сдвига переднего и заднего фронтов.

На фиг. 1 приведена структурная схема цифроаналогового преобразователя с многофазным выходом; на фиг. 2а — для однофазного кода и = 1 (двоичного кода) старшего разряда входного сигнала В двухфазные сиг( налы А (а, а ) старшего разряда пульсов путем одновременного сдвига переднего и заднего фронтов. Преобразователь содержит генератор импульсов, счетчик импульсов, старший разряд кото рого выполнен в мно гофа з ном коде с числом фаз, в два раза меньшим числа выходных фаз, два сумматора и блок формирования многофазного сигнала, выполненный на ш по числу выходных фаз одноразрядных сумматорах, m формирователях промежуточного кода, m элементах 2И-ИЛИ и преобразователе многофазного кода. На выходе каждого одноразрядного сумматора формируются импульсы с гналов переноса, длительность которых пропорциональна входному коду, а середина этих импульсов строго привязана к началу цикла переключения счетчика импульсов. 11 ил. счетчика 2; соответствующие четырем кодовым комбинациям I-IV, и выходные сигналы фаз устройства 1 — 14 на выходных шинах 10 соответственно для значения входного сигнала В„ и В (В < Bg), на Риг. 2о — для n = 1 однофазные сигналы S" — S" на первых входах одноразрядных сумматоров 7 и соотве ствующие им сигналы обычного цифрового кода О, 1; на фиг. 3 — для

n = 1 диаграммы изменения выходных сигналов 1 — 14 в координатах цифр

0,1, эквивалентных однофазным сигналам 8" — S и однофазным сигналам В

1 старшего разряда входного кода, на этих же диаграммах представлены сигналы фаз старшего разряда счетчика 2, 1476611 поступающие на вторые входы соответствующих элементов 4; на фиг. 4— для двухфазного кода n = 2 старшего ( разряда входного сигнала В четырехфазные сигналы А (а»-а4}, соответ5 ствующие восьми кодовым комбинациям

I-VIII и выходные сигна:..ы устройства 1» — lg соответственнс для В! и

В((В»4 Вg), здесь также приведены двухфазные сигналы А (а вЂ, а ) на ((! выходных шинах преобразователя 5; на фиг. 5 — для и = 2 двухфазные сигналы S — S на первых входах од-! норазрядных сумматоров 7 и соответствующие им сигналы обычного цифрового кода 0 — 3; на фиг. 6 — для n = 2 диаграммы изменения выходных сигналов

11 — lg в координатах цифр 0 — 3, эквивалентных двухфазным сигналам 20

S - S и двухфазным сигналам В

1 8 ! старшего разряда входного кода, на этих же диаграммах представлены сигналы фаз старшего разряда счетчика

2, поступающие на вторые входы соответствующих элементов 4; на фиг.7 для трехфазного кода n = 3 старшего ! разряда входного сигнала В шестифаэные сигналы А (а» - а4), соответст- ! вующие двенадцати кодовым комбинациям

I-XII, и выходные сигналы устройства

1(-11 соответственно для В» и В( (B„ c. В ), здесь также приведены трех((! фазные сигналы А (а, а((, а ) на выходах преобразователя 5; на фиг.8—

35 для и = 3 трехфазные сигналы S на первых входах одноразрядных сумматоров 7 и соответствующие им сигналы обычного цифрового кода 0 - 5; на фиг. 9 — для n = 3 диаграммы иэ40 менения выходных сигналов 1» — 1»(1 в координатах цифр Π— 5, эквивалентс» «с((2 ных трехфаэным сигналам 8 - и трехфазным сигналам Е старшего разряда входно-! го кода, на этих же диаграммах представлены сигналы фаз старшего разряда счетчика 2, поступающие на вторые входы соответствующих элементов 4; на фиг. 10 — соответственно для n = I, n = 2 п = 3 цифровые множества, У

50 определяющие работу одноразрядных сумматоров 7; на фиг. 11 — примеры использования предложенного устройства соответственно в многодвигательном приводе постоянного тока, много55 фазном приводе переменного тока и преобразователе постоянного тока в постоянный ток другого значения напряже ния .

Схема (фиг. 1) содержит генератор

1 импульсов, счетчик 2 импульсов (в (( котором младшие разряды А могут быть выполнены в любом коде, с любым основанием системы счисления, а старший разряд А выполнен в многофазном коде с основанием системы счисления, в два раза большим основания системы счисления сраршего разряда В входного кода), блок 3 ! формирования многофазного сигнала, выполненный на элементах 4.1, 4.2,..., 4.m 2И-ИЛИ, преобразователе 5 многофазного кода, формирователях 6. 1, 6,2,..., 6.m промежуточного кода и одноразрядных сумматорах 7. 1, 7. 2,..., 7.m сумматоры 8, 9, выходные шины

10 и шины 11 входного кода.

Младшие разряды В» входного кода выполняются в системе счисления и коде, совпадающими с выполнением младших разрядов А" счетчика 2. Выходные шины младших разрядов А счетчика (! соединены с вторыми входами сумматоров 8, 9 соответственно в прямом и обратном кодах °

Пусть код старших разрядов В шин

11 входного кода представлен многофазным кодом (n = 1, 2, 3 ..., где

n — число фаз), при этом двоичный код рассматривается как частный случай многофазного кода при числе фаз и = 1 (основание системы счисления

2n) Вход старшего разряда В содержит шины для прямых и инверсных сигналов фаз В1, ... В(!, в!, ....B(I °

Выход старшего разряда счетчика А ! содержит аналогичные шины сигналов в два раза большего числа фаз, соответственно а!, ° Gg(I а» ... 8((!I °

Третий и четвертый входы элементов 4 соединены соответственно с прямыми и инверсными сигналами фаз старшего разряда счетчика 2: первый эле.мент 4.1 — с сигналами фазы а (!, второй 4.2 — а», третий 4.3 — а и т.д. вплоть до m-й фазы, где осуществлено соединение с сигналом фазы

Agn ». Сигнал каждой последующей фазы определяется в представленном соединении из следующего замкнутого ряда ! 21 " l((-g й(((1(11" 1((-1

Й е!

Элементы 4,1, 4,2. .., 4.m 2И-ИЛИ выполняют следующие логические функ.ции. Для первой фазы устройства Р

1476611

5 Для п = 2 основание системы счисления старшего разряда входного кода равно четырем, входной код разряда двухфазный В (Ьс, Ь2), а старший разряд счетчика 2 выполняется в че10

I тырехфазном коде А (а„, ..., a4) . .При этом преобразователь 5 преобраI зует четырехфазный код А B двухфазный код Аш (а5, аб) по следующим логическим выражениям

15 а = а „я > ча„а = а, х а 5, Для этого основания системы счис20 ления формирователи 6 также отсутствуют и двухфазные сигналы промежуточного кода на первых входах блоков 7 определяются вьпсодньсми сигналами

25 старшего разряда счетчика 2 и преобразователя 5 по следующим логическим выражениям

S (я„ ), S2 (я2) ас, где а2, где

S (sI, s q), (яхт я )э

$ (яз s5)

S7(7 7) где SI = а5, я

$2(2 ($6(яЬ

$ (s > я2) 4- ) где s2 где s4 где s = где s, 2

a ü а6 где я = a5, я а4,.

Яб, Я4 Я °

2 4 х где s = а5, 2) я8) ь

s2 = Я

Яь где s< = ая, S7

sS = а

2 аб>

Я4»

Для n = 3 В (Ьс, Ь, Ь ) основание системы счисления старшего разряда входного кода равно шести, а старший разряд счетчика 2 выполняется В шестифазном коде A (a4 Яя) 40

При этом преобразователь 5 преобразует шестифазный код А! в трехфазный код А (a7, а, я9) по следующим

И логическим выражениям

S (s

S (s, з(,, $4(I

S g я2, я ), где с яь), где

2 2

Я2, Я ), ГДЕ

s y) где

4 с

Яз= Я9, я яб Y a7a6, а9а, V а ас,. а<яо ч а9а 2 я2 = a7абч араб

2 — а4, Я9 Я, Ята2 агаЗ я =ааЧ

s52 = я9Я2 Ч

s2 = Ята9Ч

S = Я

3 = ° я4 = ая, я8Я

Ч Я7ац, $5(я5 ь

$7(я

ga(sà, S9 (s0 9 4 41

5 я = а а4 v а9Я4, S5! я,), где я я ) где б я5

s = ao, Я9Я5

s2 = атаЬ V

7 я2»= яяасч

Я а 7а>, а а6, а9а с, а 7а5 ч Я9Я5

algae v атель, 9 с Ч +gal, ата2 V а9Я2, Я5 = Я91

7 т

sт, s ), где

s ú), где г 8 я > я ), где

0 9 я = à4, 9

2 = Я9a2. Ч a7ag!

= Рс1р a2„V ро> а2, для второй фазы устройства Р2 = Ряр Я4 Ч Р„а, и т.д.

Po m-й фазы Рсс»= Р„р a2„4 ч

Ч Ро5 а 2 с с °

Выполнение блоков 5, 6 и 7 зависит от основания системы счисления старшего раз ряда В входного кода, I

Для и = 1 В (В1) основание системы счисления старшего разряда входного кода равно двум, а старший разряд счетчика 2 выполняется при этом в двухфазном коде A1 (a, а ).

Для п = 1 преобразователь 5 и формирователи 6 отсутствуют и первые входы четырех (m = 4n = 4) одноразрядных сумматоров 7 соединены непосредственно с входом старшего разряда счетчика 2, Однофазные (двоичные) сигналы промежуточного кода на первых входах одноразрядных сумматоров 7 определяются следующими выражениями

$ (я ), где я1, = а с, $ (я„), где я4 = а2. аб Я2Я4ЧЯ2Я.1 = Я2 х Я4 ат = а,а4ч а,а4 = а,(ga4;

a = a2a5 V Я2Я5 = a2g а ; я9 a)ay Ч а зяб agO"

Формирователи 6 (трехфазного) промежуточного кода S, где i — 1, ..., 12 выполняются по следующим логическим выражениям

1476611 с(((((jo

S (((s!(S(2(й з, з ), где ((» (o з, я )» где

Ф f(s$, sф, где

s(o э а аз v а7аэ а а4 V а а4, a7a> V а а, aga4 Ч aga> q

s(o (я(0 =

2 ((Я 2 аь| я,(( 3 (2 э= а,;

s(,а7а5Ч а9аю, (У

s< = a agV а7аз, (2 а7, а», а(», a7, а, аЗ, 40

Все формирователи 6 содержат одинаковые логические элементы и отлиI чаются только подключением к выходам фаэ старшего разряда счетчика 2 и выходам преобразователя 5, причем и а(, а2» а, а4» ая» a(», а,, Выполнение одноразрядных сумматоров 7 определяется таблицей сложения 20 двух операндов S и В в соответст(( вующей системе счисления с учетом сигналов переноса р, поступающих

1 с выходов элементов 4.

Для n = 1 логическая схема одно- 25 разрядного сумматора 7 определяется выражением

1, =Ъ! s(P„v s „Р, v Ь! Р, =М(P„V МяР„ »

Для п = 2 — выражением:

1„= з, я,Ь,Р, Ч s Ú,Ð, Ч Ь! Ь,я, Р„Ч

Ч s < s Р„Ч Ъ, Ь Р, Ч s Ü (Р „!(b s, Р;

= М Р; v 11gP .

Для п = 3 — выражением: (s! s b P„ Ч язЬ

Ч b b>s,Ð, Ч Ь„Ь„я P„V s>s Р,ч и",яЬ,Р

Ч s>b P„V Ь2Ь Р! V b(b s(P„V Ь

М Р Ч МрР .

Из представленного очевидно по строение устройства для любого четного значения основания системы счисления, принятого в старшем разряде В(на шинах 11 входного кода В. 50

Рассмотрение работы устройства проведем для трех значений n = 1, и 2, n = 3, когда на выходных шинах 10 формируются соответственно четырех-, восьми- и двенадцатифазные сигналы Ь.

Счетчик 2 непрерывно считает импульсы с выхода генератора 1, При каждое последующее подключение для очередной фазы образуется из предыдущего заменой сигналов фаз по следующим законам подстановки: а 2 aз а4 a5ó аб ( этом за полный цикл переключения счетчика 2 сигналы фаз его старшего

1 разряда A (а,, ..., а2(() последовательно проходят 4 и кодовые комбинации: для и = 1 от Х до IV для и = 2 от 1 до VIII для п = 3 от I до Х?1, а сигналы младших разрядов

А изменяются от нуля до их макси(( мального значения такое же количество раз.

3а полный цикл изменения сигналов счетчика 2 п-фазные сигналы на выхо(( дах преобразователя 5 А (a(( а „) совершают два цикла переключе ния. Причем сочетание сигналов фаз старшего разряда счетчика 2 и сигналов на выходах преобразователя 5 позволяет получить на выходе m формирователей (6.1, 6.2, ..., 6 m) такое же количество п-фазных сигналов

S (я4 »...»яп)» которые также совершают два цикла переключения за полный цикл изменения сигналов счетчика 2 в первом цикле сигналы S изменяются с1 в прямом коде, во втором — в обратном коде. В самом деле, для n = 1 (фиг. 2) при а = 1 S(в эквивалентных одно--: фазному коду цифрах обычного кода изменяется от 0 до 1, а при а == 1 в обратном порядке от 1 до G; при а(= 1 Б изменяется от 0 до 1, а при а = 1 — в обратном порядке от

1 Т с

1 до 0 и т.д. вплоть до Б

Для п = 2 (фиг, 3) при а4 = 1 Б в эквивалентных двухфазному коду цифрах обычного кода изменяется от 0 до 3 а при а4 = 1 — в обратном по»

° с рядке от 3 до 0; при а = 1 Б изменяется от 0 до 3, а при а(= 1 — в обратном порядке от 3 до 0 и т.д. вплоть до S .

147б611

Для и = 3 (фиг. 4) при а = 1 S в эквивалентных трехфазному коду цифрах обычного кода изменяется от 0 до

5, а при a = — в обратном порядке от 5 до О; при а = 1 S изменяется и от О до 5, а при aq = 1 — в обратном порядке от 5 до О и т,д. вплоть до S

При нулевом значении входного сигнала В = О на выходе сумматоров 8, 9 также нет сигналов переноса р„ = О, р = О и, следовательно, на вторых и третьих входах одноразрядных сум,маторов 7 также не будет сигналов.

Поэтому на выходе этих сумматоров и выходных шинах 10 сигналы переноса отсутствуют 1 = 1о = ... = 1о, = О.

При наличии входного сигнала

О (В с Вчц„, на выходах сумматоров 8, 9 появляются сигналы переноса p„, curuauaM фаз а<>, а, ..., а „ элементами 4 подключаются к третьим входам соответствующих одноразрядных сумматоров 7 ° Причем pöð подключается к соответствующему сумматору 7, когда в нем на первом входе сигналы Sz изменяются в прямом коде, а р подключается к этим сумматорам, когда в них на первом входе сигналы S" изменяются в обратном коде. Таким образом за цикл изменения сигналов счетчика 2 каждый одноразрядный сумматор 7 и последовательно соединенный с ним в соответ,ствующем режиме один из сумматоров

8, 9 половину цикла работает в режиме суммирования, когда на первом входе одноразрядного сумматора сигналы S .поступают в обратном коде, а во вторую половину цикла — в прямом коде. Причем для каждого одноразрядного сумматора 7 начало цикла изменения сигналов счетчика 2 определяется границей определенных кодовых комбинаций его сигналов фаз старшего разряда.

При n. = 1 для первого сумматора

7 ° 1 (фиг. 2) начало цикла счетчика определяется границей между IV u I кодовыми комбинациями, для второго сумматора 7.2 — между I u II кодовыми комбинациями и т.д. вплоть до четвертого сумматора 7.4, где начало цикла. определяется границей между

III u IV кодовыми комбинациями.

При п = 2 для первого сумматора

7.1 (фиг. 3) начало цикла счетчика определяется границей между VIII .и

I кодовыми комбинациями, для второго сумматора 7.2 — между I u II кодовыми комбинациями и т.д, вплоть до восьмого сумматора 7.8, где начало цикла счетчика 2 определяется границей между VII и ЧТ11 кадоными комбинациями, При п = 3 для перного сумматора

7.1 (фиг. 4) начало цикла счетчика

2 определяется границей между XII u

I кодовыми комбинациями, для второго сумматора 7.2 — между I u II кодовыми комбинациями и т.д. вплоть до двенадцатого сумматора 7.12, где начало цикла определяется границей между XI u XII кодовыми комбинациями, В первую полонину цикла переключения счетчика 2 на первый вход каждого одноразрядного cóììaòîpa 7 после— довательно соединенного с ним общего. для них сумматора 8 или 9 поступает сигнал в обратном коде, а во вторую половину цикла- в прямом коде. Поскольку на второй гход.сумматора 7 входной сигнал В поступает всегда в прямом коде, на выходе каждого сумматора 7 формируются соответственно импульсы сигналов переноса 1, 1о, ° ., длительность которых пропорциональна входному сигналу В, а середина этих импульсов строго привязана к началу цикла переключения счетчика

2, соответствующего каждому одноразрядному сумматору 7. Таким образом обеспечивается изменение скважности выходных многофазных сигналов L одновременным изменением переднего и заднего фронтов каждого импульса.

Использование предложенного устройства в многодвигательном приводе постоянного тока (фиг. ба), когда для управления 2п-мостовыми однофазными инверторами используются в каждом из них выходные сигналы фаэ со сдвигом между собой н 180 эл.град, позволяет реализовать оптимальное по затратам энергии управление переключением силовых Tplu3ucTopoB в каждом инверторе. При этом благодаря сдвигу фаз между сигналами управления всеми 2п инверторами снижаются пульсации потребляемого тока из источника, что также ведет к повышению

КПД, снижает объем выходного фильтра этого источника, Применение предложенного устройства в многофазном электроприноде пе-, ременного тока, например, с вентиль1476611

12 ным двигателем (фиг. 66), когда для управления 2п-фаэным мостовым инвертором в каждой его стойке используются для управления верхними и нижними транзисторами выходные сигналы фаз устройства также со сдвигом между собой в 180 эл.град, позволяет уменьшить потребление энергии на переключение транзисторов. При этом первая гармоническая составляющая выходного напряжения инвертора при любом входном сигнале сохраняет неизменность своего углового положения относительно ротора, что также ведет к повышению КПД, сохранению стабильных выходных характеристик привода, Использование m фаз предложенного устройства для управления преобразователем постоянного тока в постоянный ток иного значения напряжения, когда выходное напряжение инвертора содержит только гладкую составляющую, также ведет к повышению КПД.

Фо рмула из о б р ет ен.ия

Цифроаналоговый преобразователь с многофазным выходом, содержащий генератор импульсов, выход которого соединен с входом счетчика импульсов, 30 старший разряд которого выполнен в многофаэном коде с числом фаз в два раза меньшим числа m выходных фаз, а прямые выходы младших разрядов соединены с соответствуюц|ими первыми входами первого сумматора, второй вход которого является шиной младших разрядов входного кода, и блок формирования многофазного сигнала, первые входы которого соответственно

40 соединены с выходами фаэ старшего разряда счетчика импульсов, а выходы являются Выходными шинами, отличающийся тем, что, с целью— расширения области применения за счет возможности изменения длительности выходных импульсов путем одновременного сдвига переднего и заднего фронтов, в него введен второй сумматор, а блок формирования многофазного сигнала выполнен на преобразователе многофаэного кода, m формирователях промежуточного кода, m элементах 2И-ИЛИ и m одноразрядных сумматорах, выходы которых являются соответствующими выходами блока формиро-:. вания многофаэного сигнала, при этом первые входы второго сумматора подключены к соответствующим инверсным выходам младших разрядов счетчика импульсов, а второй вход является шиной младших разрядов входного кода, первые входы одноразрядных суммато— ров подключены к выходам соответстк вующих формирователей промежуточного кода, вторые входы объединены и являются шиной п-фаэного, где n = m/4, старшего разряда входного кода, а третьи входы соединены с выходами соответствующих элементов 2И-ИЛИ, первые и вторые входы которых соответственно объединены и подключены к выходам переноса соответственно первого и второго сумматоров, причем первые входы формирователей промежуточного кода соответственно объединены с входами преобразователя много-:. фазного кода и третьими и четвертыми входами элементов 2И-ИЛИ и являются соответствуюц|ими первыми входами бло ка формирования многофазного сигнала, а вторые входы формирователей проме— жуточного кода соответственно объединены и подключены к выходам преобра-. зователя многофазного кода.

147661 ) ai

1476б11

2 г

s ,11 g8

Z / д

„,2 2 4!

0 1 2

r S2

0 0

Оа

1р

1 4

У.11 — $2

4/ / // ill Ф /2 121 У// V//

D 8 2 1 0 0 1 2

У д 2 1 0

„.6 — $

О, 0 1 2 Л д 2

1 2 д Ю 2

„в

Х, - — — $2

1476611

1476611

/ // /// IV Y VI У// М 0 Х Х/ И

У уЗ у/2

Ху

10 ß

10 2 f ф 2 ф ф

s s б

gSp р 2

5g

Гу

Х/11

Гу

Хд

> z

Гу

Гр

11 2 и

12

„S2

14766I! ф

0

5 г

8g

g1 . Ю 0 1 Я Ю 4 1 1 4 У 2 1 1

z

©иг. У

Х 1 0

8> г ю ф

В

s д

1 г

4

5 и

f г

Ю ф

Х 6

381 001.ЯЯФХ 1

2 f00 f234 ф

r ао zs s

sz1дд12 4

48z< our X

Dg юг аа s д

2

Д .5 д

z

Ю

0

s

Х

0g

1001284УХ4Ю

012Ю4Х54 S

П

uzi Од/254 ХХ

147661 I о s

eГ Л

1ЯЯ 2 и

0773 Ю!

O Ф

ФФ

2 з ж ж ф Ж

"г

Of2 145 Ю

Фиг. 10

Со ста витель В. Войтов

Техред А. Кравчук Корректор 0 ° Кравцова

Редактор О. Спесивых

Заказ 2167/56 Тираж 885 Под исное BHHHIIH Государственного комитета по изобретениям и открытиям при ГКИТ СССР

113035, Москва, Ж-35, Раушская иаб., д. 4/5

Производственно"издательский комбинат "Патент", г. ужгород, ул. Гагарина, 101

Х д у

0/2Л4$ Х д р 4 2

Ю

Р а

/ г

Ю