Устройство для обнаружения сигналов и измерения их параметров

 

Изобретение относится к анализаторам спектра. Цель изобретения - повышение достоверности обнаружения сигналов. Для достижения цели в устройство для обнаружения сигналов и измерения их параметров введены коммутатор, два регистры сдвига, пять ключей, счетчик импульсов, буферный регистр, вычитатель, RS - триггер и два элемента задержки. Устройство также содержит полосовой фильтр, аналого-цифровой преобразователь, два перемножителя, хронизатор, генератор кода фазы, два преобразователя кода фазы, два фильтра нижних частот, два оперативных запоминающих блока, перемножитель комплексных сигналов, постоянный запоминающий блок, два накапливающих сумматора, два блока возведения в квадрат, сумматор, блок памяти и обработки. Устройство обнаружения сигналов и измерения их параметров может быть использовано в многоканальных приемных системах со случайным доступом для обнаружения нескольких сигналов с неизвестными частотой и амплитудой на фоне шума и широкополосных помех. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

1511 4 G 01 R 23/16

ЮИ

ПАТ. ;Л(!"

Б ibiii.(ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4194043/24-21 (22) 12.02.87 (46) 07.05.89.Бюл. № 17 (72) С.Ю,Сила †Новицк, В.А.Лрасолов, В.А.Блюм, А.E ..Кольцова и А.В.Голованов (53) 681,317 (088.8) (56) Авторское свидетельство СССР № 742818, кл. G 01 R 23/16, 1976, Авторское свидетельство СССР

¹ 830251, кл.С О(R 23/16, 1981, (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ СИГНАЛОВ И ИЗМЕРЕНИЯ ИХ ЛАРА1П .ТРОВ (57) Изобретение относится к анализаторам спектра. Цель изобретения— повышение достоверности обнаружения сигналов. Для достижения цели в устройство для обнаружения сигналов и измерения их параметров введены коммутатор, два регистра сдвига, пять

Изобретение относится к технике спектрального анализа.

Целью изобретения является повышение достоверности обнаружения сигнала, На чертеже показана функциональная.схема устройства.

Устройство содержит полосовой фильтр 1, аналого-цифровой преобразователь 2, первый и второй перемножители 3 и 4, хрониэатор 5, генератор 6 кода фазы, первый и второй преобразователи 7 и 8 кода фазы, первый и второй фильтры 9 и 10 нижних частот, первый и второй оперативные запоминающие блоки 11 и 12, пе.—

„„SU„„1478145 A1 . ключей, счетчик импульсов, буферный регистр, вычитатель, RS-триггер и два элемента задержки. Устройство также содержит полосовой фильтр 1, аналого-цифровой преобразователь, два перемножителя, хрониэатор, генератор кода фазы, два преобразователя кода фазы, два фильтра. нижних частот, два оперативных запоминаищих блока, перемножитель комплексных сигналов, постоянный запоминающий блок, два накапливающих сумматора, два блока возведения в квадрат, сумматор, блок памяти и обработки, Устройство обнаружения сигналов и измерения их параметров может быть использовано в мно- ф гоканальных приемных системах со случайным доступом для обнаружения не-: скольких сигналов с неизвестными частотой и амплитудой на фоне шума и пирокополосных помех. 1 ил.

И ремножитель 13 комплексных сигналов, постоянный запоминающий блок 14, пер- OO вый и второй накапливающие сумматоры ®

15 и !6, первый и второй блоки 17 lagh и 18 возведения в квадрат, сумматор Д

19, блок 20 памяти и обработки, коммутатор 21, два регистра 22 и 23 . сдвига, пять ключей 24 — 28, счетчик

29 импульсов, буферный регистр 30, с вычитатель 31, RS-триггер 32 и два элемента 33 и 34 задержки.

Выход полосового фильтра I соединен с входом аналого-цифрового преобразователя 2, выход которого соеди-нен с первыми входами первого и второго перемножителей 3 и4, первый

1478!45 вход хронизлторл 5 соединен с входом генератора 6 кода фазы, выход которого через перний преобразователь 7 кодл флзи соединен с вторым входом первого перемножителя 3 и через второй преобразователь 8 кода фазы соединен с вторым входом второго перемножите.— ля 4, выходы первого и второго перемножителей 3 и 4 через фильтры 9 и 10 нижних частот соединены с входами первого и второго оперативных запоминающих блоков 11 и 12, тактовые входы которых соединени с вторым выходом хронизлтора 5, выходи первого и второго оперативных запоминающих блоков 11 и 12 соединены с первыми входами перемножителя 13 комплексных сигналов, вторые входы которого соединены с выходами постоянного запоминающего блока 14, каждый из выходов перемножителя 13 комплексных сигHGJIoB через последовательно соединенные накапливающий сумматор 15 (16) и блок )7 (18) возведения в квадрат соединен с соответствующим нходом сумматора 19, виход которого соединен с первым входом коммутатора 21. Второй нкод коммутлто рл 21 соединен с его выходом через днл последовательно включенных регистра 22 и 23 сднигл, выход первого группового регистра 22 сднигл через последовательно включенные первый ключ 24, буферный регистр 30 и второй клич 25 соединен с входом уровня блока 20 памяти и обработки. Первый выход хронизлторл 5 соединен с входом сброся счетчика 29 импульсов, третий выход хронизатара 5 соединен непосредственно с S-входом RS-триггера, входом четвертого ключа 27, управляющим входом коммутатора 21, через первый элемент 33 задержки — с управляющим входом первого .ключа 24 и через последовательно соединенные счетчик 29 импульсов и третий ключ

26 — с входом частоты блока 20 памяти и обработки, четвертый клвч 26 с входом частоты блока 20 памяти и обработки, четвертый выход хронизатора 5 соединен непосредственно с тактовыми входами первого и второго регистров 22 и 23 сдвига и через последовательно соединенные второй элемент 34 задержки и пятый ключ 28 соединен с R-входом RS-триггера 32, выход которого соединен с унрлвляющим входом четвертого клича 27, вы10

20

25 минавщих блоков 11 и 12, перемножите30

55 хад которого соединен с управляющими входами второго 25 и третьего 26 ключей и тактовым входом блока 20 памяти и обработки, нхы)од первого регистрл 22 сдвига и выход буферного регистра 30 соединены соответственно с первим и вторим входами ничитателя 31, выход которого соединен с управляющим входом пятого ключа 28.

Устройство работает следующим образом.

После предварительной фильтрации сигнала паласовым фильтром 1 и перевода его н цифронув форму аналогоцифровым преобразователем 2 вычисляется его дискретный спектр, для чего сначала сигнал при помощи генератора 6 кода фази, преобразователей 7 и 8 кода фазы, перемножителей 3 и 4 и фильтров 9 и 10 нижних частот преобразуется в импульс с ЛЧМ-заполнением,л затем в согласованном фильтре, состоящем из двух оперативных злполя 13 комплексных сигнялон и двух на— клплинавщих сумматоров 15 и 16 вычис— ляется свертка ЛЧМ-импульса с импульсной характеристикой согласованного фильтра, записанной в постоянном запоминающем блоке 14. Блоки 17 и 18 и сумматор 19 вычисляют мощность спектральних составляющих сигнала.

Спектральные отсчеты с выхода сумматора 19 через коммутатор 21 поступают на вход первого регистра 22 сдвига, а с его выхода на вход второго регистра 23 сдвига. Между поступлением двух спектральных отсчетов производится рециркуляция отсчетов . содержащихся в регистрах 22 и 23, и сравнение их при помощи нычитателя

31 с отсчетом с выхода регистра 22, переписанным предварительно через ключ 24 в буферный регистр 30. Если ни адин из отсчетов, записанных в регистрах 22 и 23, не превысил отсчета, находящегося в буферном регистре 30, клич 28 останется закрытым, RS-триггер 32 останется в исходном состоянии и тактовый сигнал выхода хронизатора 5 пройдет через ключ 27, обеспечив перезапись спектрального отсчета из буферного регистра 30 и соответствующего этому отсчету значения кода частоты из счетчика 29 (через ключи 25 и 26 соответ1478145

hf =VnТ1, 50

c1 BBHHo) в блок 20 памяти и обработки.

Если хотя бы один из отсчетов, находящихся в регистрах 22 и 23, но время рециркуляции превысит отсвет, находящийся в буферном регистре 30, то сигнал с выхода вычитятеля 31 откроет ключ 28 и RS-триггер 32 перейдет н состояние, закрывающее t0 ключ 27. При этом перезапись спектрального отсчета из буАерного реги— стра 30 и соответствующего ему значения кода частоты из счетчика 29 в блок памяти и обработки произведена 15 не будет. После поступления очередного спектрального отсчета с выхода сумматора 19 процедура рециркуляции и сравнения повторяется. Хрониэатор

5 обеспечивает также тяктирование генератора 6 кода фазы, первого и второго оперативных запоминающих блоков 11 и 12, счетчика 29 импульсов, первого и второго многоразрядных регистров 22 и 23 сдвига, запись оче- 25 редного отсчета с выходя сумматора

19 через коммутатор 21 в многоразрядный регистр сдвига 22, сброс счетчика 29, установку RS-триггера 32 в исходное состояние и перезапись 30 отсчета с выхода регистра 22 в буферный регистр 30. Элементы 33 и 34 задержки служат для того, чтобы перезапись отсчетов происходила н установивщемся режиме.

Положительный эффект от предлагаемого устройства достигается эа счет того, что в блок 20 памяти и обработки будут поступать не все спектральные отсчеты, превышающие заданный порог, а лищь отсчеты, являющиеся локальными максимумами в частотной окрестности скорость перестройки частоты ня выходе преобразователей 7 и 8 кода Аазы; период поступления отсчетон с выхода сумматора 19; длина регистров 22 и 23 сдвига.

Формуляизобретения

Устройство для обнаружения сигналов и измерения их параметров, содержащее лолосовой фильтр, вход которого янляется входом устройства, а выход соединен с входом аналого-цифрового преобразователя выход которого соединен с первыми входами первого и второго перемножителей, первый выход хрониэятора соединен с входом генератора кода Аязы, выход которого через первый преобразователь кода фазы соединен с вторым входом первого перемножителя, а через второй преобразователь кода фазы соединен с вторым входом второго перемножителя, выходы первого и второго перемножителей через первый и второй фильтры нижних частот соответственно соединены с входами первого и второго оперативных запоминающих блоков, тактовые входы которых соединены с вторым выходом хрониэатора, выходы первого и второго оперативных запоминающих блоков соединены соответственно с первыми и вторыми входами перемножителя . комплексных сигналов, третий и четвертый входы которого соединены с выходами постоянного запоминающего блока, первый и второй выходы перемножителя комплексных сигналов через последовательно соединенные накапливающий сумматор и блок возведения в квадрат соответственно соединены с входами сумматора, а также блок памяти и обработки, выход которого является выходом устройства, о т л и ч а ющ е е с я тем, что, с целью-повышения достоверности обнаружения сигна" лов, в него введены коммутатор, два регистра сдвига, пять ключей, счетчик импульсов, буферный регистр, вычитатель, RS-триггер и два элемента задержки, причем выход сумматора соединен с первым входом коммутатора, выход которого через два последовательно соединенных регистра сдвига соединен с вторым входом коммутатора, выход первого регистра сдвига через последовательно соединенные первый ключ, буАерный регистр и второй ключ соединен с входом уровня блока памяти и обработки, первый выход хронизатора соединен с входом сброся счетчика импульсов, третий выход хронизаторя соединен с S-входом

RS-триггера, входом четвертого ключа, управляющим входом коммутатора, через первый элемент задержки — с управляющим входом первого ключа и через последовательно соединенные!

478!45

Составитель Е.Минкин

Редактор В.Бугренкова Текред А.Кравчук Корректор Н.Гунько

Заказ 2359/45 Тираж 714 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент". г.ужгород, ул. Гагарина,101 счетчик импульсов и третий ключ — с входом частоты блока памяти и обработки, четвертый выход хронизатора соединен с тактовыми входами первого и второго регистров сдвига, а через последовательно соединенные второй элемент задержки и пятью ключ соединен с R-входом Rs-триггера, выход которого аоединен с управляющим входом четвертого ключа, выход которого соединен с управляющими входами второго и третьего ключей и тактовым входом блока памяти и обработки, 5 выход первого регистра сдвига и выход буферного регистра соединены соответственно с первым и вторым входами внчитателя, выход которого соединен с управляющим входом пятого

1ð ключа.