Синтезатор частот

 

Изобретение относится к радиотехнике. Цель изобретения - обеспечение режима фазовой манипуляции. Синтезатор частот содержит управляемый г-р 1, блок 2 деления кодов, накапливающие сумматоры 3 и 4, RS - триггер 5, ЦАП 6, фильтр 7 нижних частот, сумматор 8 кодов и делитель 9 частоты. Цель достигается введением сумматора 8, выполняющего роль фазового манипулятора, и делителя 9, от коэф.деления которого зависит индекс модуляции. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) (594 Н 03 1. 7 18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Е (», (ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

И АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (21) 4306531/24-09 (22) 15.09.87 (46) 07.05.89. Вюл, N- 17 (75) В.И,Козлов, А.В.Паленков и А.А.Ряполов (53) 621.373.42(088.8) (56) Авторское свидетельство СССР

Р 1254576, кл. Н 03 В.19/00, 17.04.85 °

Авторское свидетельство СССР

Ф 1117839, кл. Н 03 Ь 7/18, 05.07.82. (54) СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике. Цель изобретения — обеспечение режима фазовой манипуляции.

Синтезатор частот содержит управляемый г-р 1; блок 2 деления кодов, накапливающие сумматоры 3 и 4, KS-триггер 5, ЦАП 6, фильтр 7 нижних частот, сумматор 8 кодов и делитель 9 частоты. Цель достигается введением сумма-1 тора 8, выполняющего роль фазового манипулятора, и делителя 9, от коэф. деления которого зависит индекс модуляции. 1 ил .

1478327

Изобретение относится к радиотехнике и может быть использовано для получения сетки стабильных частот в приемно-передающей и измерительной аппаратуре.

Целью изобретения является обеспечение режима фазовой манипуляции.

На чертеже представлена электрическая структурная схема синтезатора частот.

Синтезатор частот содержит управляемый генератор 1, блок 2 деления кодов, первый накапливающий сумматор (НС) 3, второй НС 4, RS òðèããåð 5, цифроаналоговый преобразователь (1, ЛЛ)

6, фильтр 7 нижних частот, сумматор 8 кодов, делитель 9 частоты.

Синтезатор частот работает следующим образом. 20

Блок 2 деления, а также первый и второй HC 3 и 4 тактируются импульсами опорной частоты й, . Блок 2 деления вырабатывает частное х, и остаток дх от деления числа aq на число Ъ, 25 где а и Ь числа, определяющие выход" ную частоту f синтезатора частот, а

q — емкость первого НС 3. На кодовые входы блока 2 деления поступают соответствующие значения делимого aq.u делителя Ь. Делитель Ь используется также для управления емкостью второго НС 4. При заполнении второго НС 4 сигнал с его выхода переполнения поступает на вход переполнения первого

HC 3. Первый и второй ИС 3 и 4 выполняют роль единого накапливающего сумматора, производящего интегрирование числа x=aq/Ь=х, +дх/Ь. Результат интегрирования х (t) суммируется с посто- 40 янным числом (p в сумматоре 8 и переменное число x(t) поступает на вход младших разрядов ЦАП 6, старший разряд которого управляется RS-триггером 5. Последний выполняет функцию . фазового детектора, и, исходя из равенства частот на его входах в установившемся режиме, частота на выходе управляемого генератора 1 равна

=f an/Ь, где п — коэффициент деления о

50 делителя 9.

Помеха дробности, возникающая в системе фазовой автоподстройки частоты за счет некратности чисел х и q, компенсируется Путем преобразования текущего значения числа x(t) на выходе сумматора 8 с помощью IljGI 6 выходной сигнал которого через фильтр 7 поступает на вход управляемого генератора 1.

Сумматор 8 выполняет роль фазового манипулятора. Сдвиг во времени процесса x(t) и импульса переполнения сумматора 8 относительно исходных процесса х (C) и переполне"ия первого

НС 3 пропорционален числ. (p . Следовательно, и сдвиг фазы р выходного сигнала синтезатора частот пропорционален изменению Ь числа (и равен др =2un.д(7/q.

Границы возможных изменений модулирующего числа 4) связаны с диапазоном возможных значений числа хо. Число (не может быть меньше числа х,, в противном случае возможны ситуации, когда сумматор 8 переполняется не на каждом цикле заполнения первого НС 3, что эквивалентно сбою RS-триггера 5, и синхронизация в петле автоподстройки нарушается. С другой стороны, число у не может быть больше числа q-х,, поскольку в этом случае сумматор 8 постоянно переполнен и на соответствующем входе КБ-триггера 5 отсутствуют управляющие импульсы. Таким образом, необходимо выполнить условие (q-õ > >х где х - максимальное значение х в диапазоне его изменений, При этом диапазон изменений фазы выходного сигнала составляет д< =ЪТп(1 — 2х, /q) .

При этом х не может превышать значения q/2.

Для перекрытия полного диапазона изменений фазы введен делитель 9 частоты. Чтобы Щ,„Ъ 2(i, необходимо чтобы х, (n-1) q/2п, или, учитывая, что x ==aq/Ь, à «à a(n-1) b/2n, где а — максимальное значение числа а в диапазоне его изменений. Ксли п-1 (делитель 9 отсутствует), х =а =О, т.е. индекс модуляции Щ,=2 не обеспечивается при конечных значениях чисел х и а

При включении делителя 9 с коэффициентом деления n=2 необходимый индекс модуляции достигается при изменениях х„, и а в пределах 0 х q/4 и 0 а Ь/4. При n=3 пределы расширяются соответственно до 0 — х, ф q/n и О а «Ъ/3.

Дальнейшее увеличение п малоэффективно и в пределе позволяет варьировать числа х и а соответственно в диапазонах О х q/2 и 0 а„, «Ь/2.

Соответствующий диапазон и,„измене1478327 ний числа определяется из выражения 4 т = Е /

При n=2hp =q/2. При х =q/4 или а =Ь/4 минимальное значение 4> „=q/4, максимальное значением „„=-3q/4. формулаизобретения

Составитель M. Ковалев

Техред M.Õoäàíè÷ Корректор М.Васильева

Редактор H.Ëàçàðåíêî

Заказ 2372/54

Тираж 885

Подписное

ВЕЕИИПИ Гасударственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент". г.ужгород, ул. Гагарина,101

Синтезатор частот, содержащий последовательно соединенные RS-триггер, цифроаналоговый преобразователь, фильтр нижних частот и управляемый генератор, последовательно соединенные блок деления кодов и первый накапливающий сумматор, а также второй накапливающий сумматор, первый кодовый вход и выход переполнения которого подключены соответственно к выходу сигнала остатка делителя кодов и входу переноса первого накапливающего сумматора, первый кодовый вход . делителя кодов является входом сигнала делимого синтезатора частот, второй кодовый вход делителя кодов объединен с вторым кодовым входом второго накапливающего сумматора и является входом сигнала делителя синтезатора частот, тактовые входы блока деления

5 кодов, первого и второго накапливающих сумматоров объединены и являются входом сигнала опорной частоты синтезатора частот, о т л и ч а ю щ и й— с я тем, что,с целью обеспечения режима фазовой манипуляции, введены сумматор кодов и делитель частоты, вход и выход которого соответственно подключены к выходу управляемого ге15 нератора и к первому входу kS-триггера, кодовый выход и выход переполнения сумматора кодов подключены соответственно к входу младших разрядов цифроаналогового преобразователя и Второ входу kS триггера выход первого накапливающего сумматора соединен с первым входом сумматора кодов, второй вход которого является входом модулирующего кодового сигнала синтезатора частот.