Синтезатор частот

 

Изобретение относится к радиотехнике связи и может быть использовано в системах с использованием скачкообразной перестройки рабочей частоты. Синтезатор частот содержит генератор опорного сигнала F_g, связанный с последовательно соединенными между собой преобразователями, а также блок задания коэффициентов, который формирует набор коэффициентов деления частоты К₀, K₁, ...,K_n, где n определяется из требуемой точности конечной частоты Fo, и знаков для каждого из коэффициентов, каждый преобразователь включает в себя блок делителя с функцией F_g/K_n и блок добавления-вычитания импульсов с функцией на выходе F_kn=F_g±F_g/K_n, первый вход которого связан с выходом блока делителя этого преобразователя, а выход - с первым входом блока делителя следующего преобразователя, первый вход блока делителя первого преобразователя связан с выходом генератора опорного сигнала, а вторые входы всех блоков делителей связаны с соответствующими выходами блока задания коэффициентов по линиям поступления сигналов, соответствующих конкретным коэффициентам, выход последнего блока делителя является выходом конечной частоты F₀, вторые входы каждого блока добавления- вычитания импульсов связаны с выходом генератора опорного сигнала. а третьи - с соответствующими выходами блока задания коэффициентов по линиям поступления сигналов, соответствующих знакам конкретных коэффициентов. Достигаемый технический результат заключается в упрощении синтезатора частот. 8 ил.

Изобретение относится к радиотехнике, в частности к технике связи и может быть использовано в системах с использованием скачкообразной перестройки рабочей частоты и в системах для расширения спектра сигнала.

Известен синтезатор частот, в частности интерполяционный возбудитель с декадной установкой частоты, содержащий генератор опорного сигнала, связанный с последовательно соединенными между собой преобразователями, каждый из которых выполнен с функцией деления поступающего на его вход сигнала, выходящего из предыдущего преобразователя, при этом каждый из преобразователей выполнен с входом поступления соответствующего опорного сигнала, а также блок задания коэффициентов (см. книгу "Основы техники радиосвязи", под ред. Верзунова М.В. Военное издательство Министерства обороны СССР,М., 1972, с.26,27, рис.2.3).

Известная схема включает в себя датчик опорных частот, в котором вырабатывается серия высокостабильных колебаний, необходимых для получения нескольких групп гармоник, следующих с заданными интервалами, которые рассматриваются в качестве опорных сигналов для соответствующих преобразователей, расположенных последовательно и предназначенных для выделения суммарной частоты.

Недостатком данного синтезатора частот является его сложность, обусловленная необходимостью создания путем многократного деления опорного сигнала, поступающего с генератора опорного сигнала, на ряд отдельных опорных частотных сигналов, каждый из которых подводится к соответствующему преобразователю. При декадной системе установки частоты опорные частоты последовательно отличаются друг от друга в 10 раз.

Настоящее изобретение направлено на создание устройства для получения (из конкретной фиксированной частотной последовательности) заданной частотной последовательности, обладающей малыми боковыми спектральными составляющими и временем перестройки, измеряемым только временем перезаписывания коэффициентов, определяющих другую частоту. Достигаемый при этом технический результат заключается в упрощении синтезатора частот.

Указанный технический результат достигается тем, что в синтезаторе частот, содержащем генератор опорного сигнала F_g, связанный с последовательно соединенными между собой (n+1) преобразователями, где n=2,3,4..., каждый из которых выполнен с функцией деления поступающего на его вход сигнала, поступающего с выхода предыдущего преобразователя, при этом каждый из преобразователей выполнен с входом поступления соответствующего опорного сигнала F_g, а также блок задания коэффициентов, блок задания коэффициентов формирует набор определяемых из требуемой точности конечной частоты F₀ коэффициентов деления частоты К₀, К₁,..., К_n по числу преобразователей, каждый преобразователь, кроме (n+1), включает в себя блок делителя с функцией F_g/К_n и блок добавления-вычитания импульсов с функцией F_kn = F_g ± F_g/К_n с частотой F_kn на его выходе, первый вход блока добавления-вычитания импульсов с функцией F_kn= F_g±F_g/К_n первого преобразователя подключен к выходу блока делителя этого же преобразователя, а выход - с первым входом блока делителя последующего преобразователя, первый вход блока делителя первого преобразователя связан с выходом генератора опорного сигнала F_g, первый вход блока делителя каждого последующего преобразователя подключен к выходу блока добавления-вычитания импульсов предыдущего преобразователя, а вторые входы всех блоков делителей всех преобразователей подсоединены к соответствующим выходам блока задания коэффициентов деления частоты К₀, К₁, ..., К_n по линиям поступления сигналов, соответствующих конкретным коэффициентам деления частоты К₀, К₁, . . . , К_n вторые входы каждого блока добавления-вычитания импульсов подсоединены к выходу генератора опорного сигнала F_g, а третьи - к соответствующим выходам блока задания коэффициентов деления частоты К₀, К₁, ..., К_n по линиям поступления сигналов, соответствующих знакам плюс/минус конкретных коэффициентов деления частоты.

При этом каждый блок добавления-вычитания включает в себя первый D-триггер, на сигнальный вход которого поступает сигнал поделенной частоты F_i/K_i с выхода соответствующего блока делителя, выход Q соединен с D входом второго D-триггера, сигнальный вход которого соединен с выходом первого инвертора, выход Q второго D-триггера соединен с входом второго инвертора, выход которого соединен с одним входом первого элемента ИЛИ, выход которого подключен к входу сброса CLRN третьего D-триггера, на сигнальный вход которого поступает сигнал F_g с генератора опорного сигнала, сигнальный вход четвертого D-триггера соединен с входом первого инвертора, вход D этого D-триггера соединен с выходом Q третьего D-триггера, а выход Q с входом третьего инвертора, выход которого соединен с входом сброса CLRN четвертого D-триггера, второй вход первого элемента ИЛИ соединен с линией поступления сигнала sign plus/minus от блока задания коэффициентов и с одним из входов элемента И, другой вход которого связан с Q выходом второго D-триггера, входы второго элемента ИЛИ соединены соответственно с выходом элемента И и Q выходом четвертого D-триггера, входы сброса CLRN первого и второго D-триггеров соединены между собой и с первым входом первого элемента ИЛИ.

Указанные признаки являются существенными и взаимосвязаны между собой с образованием устойчивой совокупности признаков, достаточной для получения требуемого технического результата.

Изобретение поясняется конкретным примером, который, однако, не является единственно возможным но наглядно демонстрирует возможность достижения указанной совокупностью существенных признаков требуемого технического результата.

На фиг. 1 представлена блок-схема синтезатора частот; на фиг. 2 - блок-схема блока делителя; на фиг. 3 - принципиальная схема делителя; на фиг. 4 - изменение сигнала при работе делителя; на фиг. 5 - принципиальная схема блока добавления-вычитания; на фиг. 6 - демонстрация изменения сигнала при добавлении импульсов; на фиг. 7 - демонстрация изменения сигнала при вычитании импульсов; на фиг. 8 - блок-схема блока задания коэффициентов; на фиг. 9 - блок-схема блока "аbs-sing" (абсолютная величина числа); на фиг. 10 - блок-схема блока расчета коэффициента.

Синтезатор частот (фиг.1) реализует следующий алгоритм работы. Имеется фиксированная частота F_g, а необходимо получить частоту F₀. Для этого используют действия над частотой F_g: добавление, вычитание, деление. Зная частоты F_g и F₀, определяют коэффициенты К₀, К₁, К₂,..., К_n, где n = 0,1,2,... - определяется из требуемой точности конечной частоты F₀. Коэффициенты вместе со знаком записываются в ОЗУ (оперативно запоминающее устройство) или сразу выдаются на синтезатор. Синтезатор выполняет алгоритм, представленный в виде математической формулы Согласно данному алгоритму берется входная частота F_g и делится на коэффициент K_n, полученная частота добавляется или вычитается (в зависимости от знака K_n) от/к частоте F_g, в результате получается частота F_kn. В свою очередь частота F_kn делится на коэффициент К_n-1, а затем добавляется или вычитается опять же от частоты F_g, в результате получается частота F_kn-1. Полученная частота F_kn-1 делится на коэффициент К_n-2 и так далее до получения частоты F₂, которая в свою очередь делится на коэффициент К₁, а затем добавляется или вычитается от/к частоте F_g. В результате получается частота F₁, которая делится на последний коэффициент К₀, что обеспечивает получение конечной частоты F₀.

Устройство синтезатора частот (фиг.1) предназначено для синтеза сетки частот с заданным шагом в наперед заданном частотном диапазоне. Оно состоит из кварцевого генератора 1 с фиксированной частотой Fg, блоков 2 делителей, блоков 3 добавления-вычитания импульсов. Блок 4 задания коэффициентов представляет собой ОЗУ или любое устройство, в котором могут храниться или вычисляться конкретные коэффициенты для конкретной частоты. Устройство реализует ранее описанный алгоритм.

Синтезатор частот в виде блок-схемы представлен на фиг. 1.

Синтезатор частот представляет собой (n+1), где n = 2,3,4,5..., последовательно соединенных между собой преобразователей, в состав каждого из которых входят последовательно соединенные между собой блок делителя и блок добавления-вычитания импульсов. Число преобразователей равно числу коэффициентов деления частоты К₀, К₁, К₂,...,К_n, количество которых определяется из требуемой точности получения конечной частоты F₀.

Сигнал опорной частоты (опорный сигнал F_g) поступает в первый вход блока 3 добавления-вычитания импульсов. На второй вход блока делителя также поступает сигнал abs(kn) с блока задания коэффициентов, соответствующий величине коэффициента, на который необходимо делить опорную частоту F_g. С этого же блока задания коэффициентов поступает на третий вход блока добавления-вычитания импульсов сигнал sign(kn), соответствующий знаку первого коэффициента. Выход блока делителя соединен с вторым входом блока добавления-вычитания импульсов.

Сигнал полученной частоты F_kn на выходе первого по цепи преобразования преобразователя, равный F_g±F_g/К_n, с выхода блока добавления-вычитания этого преобразователя поступает во втором преобразователе на первый вход блока делителя, на второй вход которого поступает сигнал abs(k_n-1) c блока задания коэффициентов, соответствующий величине второго коэффициента, на который необходимо делить частоту F_kn, сигнал которой поступил на первый вход этого блока делителя. Первый, второй и третий входы блока добавления-вычитания импульсов этого преобразователя связаны соответственно с выходом генератора 1, выходом второго блока делителя и соответствующим выходом блока задания коэффициентов, с которого поступает сигнал sign(k_n-1) о знаке второго коэффициента по сигналу, поступившему с блока 4 на первый вход блока делителя этого преобразователя.

Далее принцип прохождения сигнала по блoк-схеме синтезатора частот повторяется.

Пример исполнения блока делителя приведен на фиг. 2-4. Этот блок реализует программу делителя, выполненную в ПЛИС (программируемая логическая интегральная схема). Например, в ЕРМ 70648LСС44-5, что позволяет делить частоты до 200 МГц.

Делитель представляет собой синхронный счетчик 5 со схемой сравнения 6. С приходом положительного фронта происходит наращивание счетчика на "1". В случае, если значение счетчика станет равным делителю (числу abs(k)), то происходит сброс счетчика и сигнал сброса является выходной частотой.

В случае, если abs(k) = 0, то на выходе блока 6 сравнения (ЕСЛИ) всегда будет стоять сигнал "сброс" и деления не будет. Это свойство необходимо для того, чтобы можно было бы отключить все оставшиеся блоки "К", до которых вычисление не дошло, т.е. заданная точность достигнута за меньшее число шагов, чем существует блоков в конкретном аппаратном решении. В случае если заданная точность достигнута на i-ом шаге, (К_i+1,...,K_n равно нулю), на выходе i+1 делителя 2 нет частотной последовательности и на вход 1 блока 3i+1 модуля поступает F_g, на вход 2 блока 3 поступает F_ki= F_g+/-0, т. е. на вход i-го модуля делителя поступает F_g, что не нарушает общего алгоритма.

На фиг. 3 представлена конкретная принципиальная схема блока делителя, реализованная на микросхемах 74193. При использовании быстрых микросхем, например, ЕРМ 70643LCC-5, можно обеспечить деление частоты до 200 МГц.

Блок добавления-вычитания сигнала (фиг. 5) включает в себя первый D-триггер 7 D1, на сигнальный вход которого поступает сигнал поделенной частоты F_i/K_i. Q выход первого D-триггера соединен с D входом второго D-триггера 8 D2. Сигнальный вход D2 соединен с выходом первого инвертора 9 D3, Q выход второго D-триггера соединен с входом второго инвертора 10 D5, выход которого соединен с одним входом OR2 элемента 11 D6 D-триггера 12 D4, на сигнальный вход которого поступает сигнал F_g с генератора 1.

Сигнальный вход четвертого D-триггера 13 D8 соединен с входом первого инвертора 9, D вход соединен с Q выходом третьего D-триггера 12, а Q выход - с входом третьего инвертора 14 D9, выход которого соединен с входом сброса CLRN четвертого D-триггера. Линия (цепь) поступления сигнала sign plus/minus (сигнал "ПЛЮС/МИНУС") соединена с вторым входом элемента 11 ИЛИ D6 и с одним из входов элемента 15 И D7, другой вход которого связан с Q выходом второго D-триггера 8. Входы элемента 16 ИЛИ D10 соединены соответственно с выходом элемента 15 И и Q выходом четвертого D-триггера. Входы сброса CLRN первого и второго D-триггеров соединены между собой и с первым входом элемента 11 ИЛИ.

Представленная на фиг. 3 схема блока добавления-вычитания работает в двух режимах: в режиме добавления импульса (фиг.6) и в режиме вычитания импульса (фиг.7).

Если сигнал цепи sign plus/minus (сигнал "ПЛЮС/МИНУС") равен логической "1", то происходит следующее. На выходе элемента 11 ИЛИ D6 всегда "1" (т. е. запрещен сброс D-триггера 12), а на выход D7 разрешено прохождение сигнала с выхода Q D-триггера 8.

Рассмотрим работу блока добавления-вычитания по линии входа F_g. С приходом первого положительного фронта на Q выход D-триггера 12 переносится логическая "1" (при условии, что в самый начальный момент триггеры были сброшены, только включено питание) и дальше сигнал не распространяется, так как на D входе D-триггера 13 был "0". С приходом следующего положительного импульса, так как на D входе D-триггера 13 уже находится "1", то она переносится на Q выход D-триггера 13 и далее через элемент 16 ИЛИ на выход. В свою очередь сигнал распространяется через инвертор 14 D9, инвертируется и сбрасывает D-триггер 13 D8 в ноль, что приводит к образованию короткого импульса, широта которого определяется временем задержек в микросхемах D-триггера D8 и инвертора D9 (соответственно поз. 13 и 14). В результате на выходе элемента 16 ИЛИ D10 каждый раз при приходе положительного импульса по линии входа F_g будет появляться короткий импульс.

Теперь предположим, что по линии входа F_i/K_i пришел положительный фронт. В этом случае он перенесет на Q выход D-триггера 7 D1 логическую "1", которая далее перенесется отрицательным фронтом по линии поступления F_g (из-за наличия инвертора 9 D3) на Q выход D-триггера 8 D2. C Q выхода D-триггера 8 сигнал проходит через элемент 15 и D7 и далее через элемент 16 ИЛИ D10 на выход. В свою очередь сигнал с Q выхода D-триггера 8 D2, проходя через инвертор 10 D5, сбрасывает Q выходы Д-триггеров 7 и 8, приводя систему в начальное состояние и к образованию короткого импульса на Q выходе D-триггера 8 D2 и в свою очередь на выходе.

Так как импульсы, образуемые на D-триггерах 13 и 8, образуются по разным фронтам сигнала, поступающего по линии входа F_g, то на объединяющей микросхеме D10 (элемент 16 ИЛИ) не происходит слияние двух импульсов, а происходят вставки импульса "и2" между импульсами "и1" (фиг.6), образуемыми положительными фронтами по линии поступления F_g, т. е. получаем: CLOK-OUT = CLOK + CLK-CHANGE.

Если сигнал sign plus/minus равен "0", то элемент 15 И D7 закрыт, а через инвертор 11 D6 может пройти сигнал "сброс" для D-триггера 12 D4. А так как цепочка микросхем D-триггеров 12 и 13 и элемента 16 ИЛИ будет пропускать положительный фронт только при наличии на Q выходе D-триггера 12 D4 логической "1", то очевидно, что нужно затратить один импульс по входу линии поступления F_g на восстановление Q выхода D-триггера 12 D4 в логическую "1", что приводит к вычитанию одного импульса (фиг.7) из выходного сигнала.

Сигнал "сброс" для D-триггера 12 D4 образуется с приходом опять же положительного фронта по линии поступления F_i/K_i, который переносит логическую "1" на Q выход D-триггера 7 D1 и далее отрицательным фронтом по линии F_g на Q выход D-триггера 8 D2, далее через инвертор 10 D5 и элемент 11 ИЛИ D6 на сброс D-триггера 12 D4. Сигнал с инвертора 10 сбрасывает D-триггеры 7 и 8, приводя их в начальное состояние. В результате всего этого получается вычитание импульса: CLOK-OUT = CLOK - CLK - CHANGE.

Блок-схема блока 4 задания коэффициентов представлена на фиг. 8. Блок 4 включает в себя элементы задания числовых значений, в состав которых входят задатчик 17 опорного сигнала F_g, т.е. частоты, из которой надо получить требуемую частоту F₀, задатчик 18 ошибки вычисления "Error", задатчик 19 численного значения требуемой на выходе синтезатора частоты F₀ и вспомогательная шина 20, где производится накопление произведения "кк=1хкхк₁...", где к - коэффициенты. При этом согласно данной шине невычисленные коэффициенты, т.е. до которых вычисление не дошло, равны нулю.

Блок 4 включает в себя первый блок 21 расчета коэффициента (фиг.10), на вход которого подаются значения от задатчика 17 опорного сигнала, вспомогательной шины и задатчика 19 требуемой на выходе частоты. Вход блока 22 abs-sign, где формируются значения коэффициента К по величине и знаку, соединен с выходом блока 21. На выходе блока 22 получаем две линии (цепи), одна из которых несет информацию abs (k) о конкретной величине коэффициента, а другая - sign(k) о знаке этого коэффициента.

Первый выход блока 21 по вспомогательной шине связан с вторым блоком 21 расчета коэффициента, на другой вход которого также подается сигнал от блока 17, а второй выход первого блока 21 соединен с входом блока 23 ЕСЛИ (блок сравнения), на другой вход которого подается сигнал от блока 18.

Если в блоке 23 устанавливается, что полученная на выходе после деления F₀ на К частота ΔFʹ меньше или равна требуемой по блоку 19, то выдается сигнал на прекращение дальнейших операций на деление (STOP). Если полученная на выходе после деления F₀ на К частота ΔFʹ больше требуемой по блоку 19, то сигнал поступает на вход второго блока 21 вычисления коэффициента и т.д.

Блок-схема блока 21 расчета коэффициента приведена на фиг.10. Блок расчета коэффициента включает в себя первый блок 24 умножения, на входы которого подается сигнал ΔF (ошибка приближения) и сигнал "ккΔF" с вспомогательной шины, а выход соединен с первым входом блока 25 деления, на второй вход которого подается сигнал F_g для получения на выходе сигнала, равного F_g/ккΔF. Выход блока 25 соединен с первым входом сумматора 26, на второй вход которого подается сигнал от задатчика 0,5 (поз.27). Задатчик 0,5 суммируется с результатом деления в блоке 25 округления в большую сторону, чтобы округление в блоке 28 "Round" произошло в большую сторону, чтобы на выходе блока 28 коэффициент К не был равен нулю.

Сигнал с вспомогательной шины "кк" поступает также на первый вход второго блока 29 умножения, на второй вход которого поступает сигнал с выхода блока 28. Выход блока 29 соединен с первым входом второго блока 30 деления, куда поступает сигнал кк=ккхк и с выходом блока 21 для связи с аналогичным блоком второй ступени преобразования. На второй вход блока 30 идет сигнал F_g. Выходной сигнал, равный F_g/кк, поступает на первый вход третьего блока 31 умножения, второй вход которого связан с задатчиком -1 (поз.32). В сумматоре 33 происходит сложение положительного сигнала ΔF и отрицательного сигнала F_g/кк с получением на выходе сигнала, равного F_g/кк - F_g/кк. На выходе сумматора 33 имеем сигнал ΔFʹ, представляющий собой ошибку приближения на i-том шаге. Данный сигнал с блока 21 поступает на соответствующий блок следующей ступени преобразования.

Изобретение промышленно применимо, так как может реализовано на стандартной элементной базе без привлечения специальной технологии и специальных средств, кроме тех, которые используются сегодня при производстве средств радиосвязи.

Формула изобретения

Синтезатор частот, содержащий генератор опорного сигнала F_q, связанный с последовательно соединенными между собой (n + 1) преобразователями, где n = 2, 3, 4 ..., каждый из которых выполнен с функцией деления поступающего на его вход сигнала, поступающего с выхода предыдущего преобразователя, при этом каждый из преобразователей выполнен с входом поступления соответствующего опорного сигнала F_q, а также блок задания коэффициентов, отличающийся тем, что блок задания коэффициентов формирует набор определяемых из требуемой точности конечной частоты F₀ коэффициентов деления частоты K₀, K_1,...,K_n по числу преобразователей, каждый преобразователь, кроме (n + 1)-го, включает в себя блок делителя с функцией F_q/K_n и блок добавления-вычитания импульсов с функцией F_kn = F_q ± F_q/K_n с частотой F_kn на его выходе, первый вход блока добавления-вычитания импульсов с функцией F_kn = F_q ± F_q/K_n первого преобразователя подключен к выходу блока делителя этого же преобразователя, а выход - с первым входом блока делителя последующего преобразователя, первый вход блока делителя первого преобразователя связан с выходом генератора опорного сигнала F_q, первый вход блока делителя каждого последующего преобразователя подключен к выходу блока добавления-вычитания импульсов предыдущего преобразователя, а вторые входы всех блоков делителей всех преобразователей подсоединены к соответствующим выходам блока задания коэффициентов деления частоты K₀, K_1,...,K_n по линиям поступления сигналов, соответствующих конкретным коэффициентам деления частоты K₀, K_1,...,K_n, вторые входы каждого блока добавления-вычитания импульсов подсоединены к выходу генератора опорного сигнала F_q, третьи - к соответствующим выходам блока задания коэффициентов деления частоты K₀, K_1,...,K_n по линиям поступления сигналов, соответствующих знакам плюс/минус конкретных коэффициентов деления частоты, при этом каждый блок добавления-вычитания импульсов с функцией F_kn = F_q ± F_q/K_n включает в себя первый D-триггер, на сигнальный вход которого поступает сигнал поделенной частоты F_i/K_i с выхода соответствующего блока делителя, Q выход соединен с D входом второго D-триггера, сигнальный вход которого соединен с выходом первого инвертора, выход Q второго D-триггера соединен с входом второго инвертора, выход которого соединен с одним входом первого элемента ИЛИ, выход которого подключен к входу сброса третьего D-триггера, на сигнальный вход которого поступает сигнал F_q с генератора опорного сигнала, сигнальный вход четвертого D-триггера соединен с входом первого инвертора, вход D этого D-триггера соединен с выходом Q третьего D-триггера, а выход Q - с входом третьего инвертора, выход которого соединен с входом сброса четвертого D-триггера, второй вход первого элемента ИЛИ соединен с линией поступления сигнала плюс/минус от блока задания коэффициентов и с одним из входов элемента И, другой вход которого связан с Q выходом второго D-триггера, входы второго элемента ИЛИ соединены соответственно с выходом элемента И и Q выходом четвертого D-триггера, входы сброса первого и второго D-триггеров соединены между собой и с первым входом первого элемента ИЛИ.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8