Устройство приема данных

 

Изобретение относится к радиотехнике и связи. Цель изобретения - расширение функциональных возможностей за счет обеспечения устойчивой работы при различном времени распространения сигналов по каналам связи. Устройство содержит N коммутаторов 1, N исполнительных блоков 2, регистр 3, анализатор 4. Каждый из N коммутаторов 1 содержит счетчик адресов записи, три ключа, элемент ИЛИ, счетчик адресов считывания, блок памяти, каждый из N исполнительных блоков 2 содержит два ключа и блок задержки. Анализатор 4 содержит N регистров и N дешифраторов. Для достижения цели в устройство введен решающий блок 5, содержащий N триггеров и ключ. 4 з.п. ф-лы, 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 04 J 3/16

3И;;

ttATEHl I."

5 ИБЛ, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (2 1) 4296435/24-09 (22) 14.08.87 (46) 07.05.89. Бюл. И -17 (72) А.П.Шабанов, В.П.Ладиков и М.В.Булдаков (53) 62 1.395.44 (088.8) (56) Авторское свидетельство СССР

У 1338768, кл. Н 04 J 3/16, 1986. (54) УСТРОЙСТВО IIPHEMA ДАННЫХ (57) Изобретение относится к радиотехнике и связи. Цель изобретения,— расширение функциональных возможностей за счет обеспечения устойчивой

„„SU„„147 360 А1 работы при различном времени распространения сигналов по каналам связи. Устр-во содержит N коммутаторов

1, N исполнительных блоков 2, регистр

3, анализатор 4. Каждый из N коммутаторов 1 содержит счетчик адресов записи, три ключа, элемент ИЛИ, счетчик адресов считывания, блок памяти, каждый .из N исполнительных блоков 2 содержит два ключа и блок задержки.

Анализатор 4 содержит N регистров и

N дешифраторов. Для достижения цели в устр-во введен решающий блок 5, содержащий N триггеров и ключ. 4 s.n. ф-лы, 5 ил.

1478360

Изобретение относится к радиотехнике и связи и может быть использовано для передачи и приема информации между 3ВМ по каналам связи с заранее неизвестным временем распространения сигналов.

Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения устой- 10 чивости работы при различном времени распространения сигналов по каналам связи.

На фиг.1 представлена структурная электрическая схема устройства приема данных; на фиг,2 — структурная электрическая схема коммутатора; на фиг.З вЂ” структурная электрическая схема исполнительного блока; на фиг.4 — структурная электрическая 20 схема анализатора; на фиг.5 . — структурная электрическая схема решающего блока.

Устройство содержит N коммутаторов 1, N исполнительных блоков 2, 25 регистр 3, анализатор 4, решающий блок 5, причем каждый из И коммутаторов 1 содержит счетчик 6 адресов записи, первый 7, второй 8 и третий

9 ключи, элемейт ИЛИ 10, счетчик

11 адресов считывания и блок 12 памяти, каждый из N исполнительных блоков 2 содержит первый 13 и второй 14 ключи.и блок 15 задержки, анализатор 4 содержит N регистров 16 ,и N дешифраторов 17, решающий блок

5 содержит N триггеров 18 и ключ 19.

Устройство приема данных работает следующим образом.

На инфОрмациОнные Входы кОммута 40 торов 1 и анализатора 4 поступают . последовательности сигналов. Каждой последовательности информационных сигналов предшествует служебный сигнал (например, конкретная комбинация двоичных ."1" и "0"). Время поступления служебных сигналов в каждый коммутатор неизвестно и в общем случае отличается друг от друга. В коммутаторе 1 каждый сигнал записывается в блок 12 по адресу, циклически изменяемому счетчиком 6, причем код адреса присутствует на входе блока 12 только в течение такта записи, что обеспечивается использованием первого ключа 7. Служебный сигнал выделяется в анализаторе 4 соответствующей. цепочкой из регистра 16 и дешифратора 17, в результате на выходах анализатора

4 в любой очередности появляются сигналы установки. Между появлением первого и последнего сигналов установки в блоке 12 каждого коммутатора 1, для которого уже выделен служебный сигнал, происходит только запись поступающих информационных сигналов. Считывание из этих блоков памяти запрещено, для чего используются первый

13 и второй 14 ключи соответствующих исполнительных блоков 2. В то время, как выделяется служебный сигнал, с выхода соответствующего дешифратора

17 анализатора 4 сигнал установки поступает в соответствующий коммутатор 1 на вход второго ключа 8, который открывается, и код адреса ячейки блока 12, приходящийся на момент выделения служебного сигнала, проходит с выхода счетчика 6 через первый 7 и второй 8 ключи на входы установки счетчика 11 и устанавливает его в исходное состояние считывания из блока 12 этого адреса.

Однако счетчик 11 не переключается, его выходы отключены от адресной ши; ны блока 12 и считызание из блока памяти не происходит до момента начала поступления на счетчик 11, третий ключ 9 и блок 12 тактовых импульсов считывания от исполнительного блока 2. Сигнал установки пос" тупает также в решающий блок 5, в котором переключается в "1" соответствующий триггер 18 и ключ 19 подготавливается к открытию.

При поступлении сигналов установ" ки на все входы решающего блока 5 переключаются все триггеры 18, ключ

19 открывается и в исполнительные блоки 2 поступает разрешающий потенциал. Первый ключ 13 открывается и тактовые импульсы через блок 15 проходят для считывания данных из блоков .12 коммутаторов 1. Открывается также второй ключ 14 и данные проходят в регистр 3 и записываются в соответствующий его разряд. Считывание информации из каждого блока 12 осуществляется, начиная с соответствующего каждому коммутатору кода адреса,. записанного в блок 12 из счетчика 11 через третий ключ 9 и элемент ИЛИ 10.

Формула изобретения

1. Устройство приема данных, содержащее N коммутаторов, выходы кото1478360 рых через соответствующие N исполнительных блоков подключены к Х информационным входам регистра, а также анализатор, о т л и ч а ю щ е— е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения устойчивой работы при различном времени распространения сигналов по каналам связи, введен решающий блок, N входог которого объединены с входами установки соответствующих N коммутаторов и подключены к N выходам анализатора,,N входов которого объединены с информационными входами соответствующих N коммутаторов, входы считывания которых подключены к управляющим выходам соответствующих N исполнительных блоков, управляющие входы которых объединены и подключены к выходу решающего блока.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что каждый из коммутаторов содержит последовательно соединенные счетчик адресов записи, первый ключ и элемент ИЛИ, выход которого подключен к адресному входу блока памяти, а также последовательно соединенные два ключа, счетчик адресов считывания и третий ключ, выход которого подключен к второму входу элемента ИЛИ,.причем выход первого ключа соединен с первым входом второго ключа, второй вход которого является входом установки коммутатора, информационным входом которого является информационный вход блока памяти, вход записи которого, объединенный с BTopblN входом первого ключа и с входом счетчика адресов записи, является тактовым входом

5 коммутатора, входом считывания которого являются объединенные второй вход счетчика адресов считывания, второй вход третьего ключа и вход считывания блока памяти, выход которого является выходом коммутатора.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что исполнительный блок содержит последовательно соединенные первый ключ, блок задержки и -второй ключ, выход которого яв-. ляется выходом исполнительного блока, управляющим выходом и входом которого являются соответственно первый и второй входы второго ключа, а тактовыми и управляющим входами исполнительного блока являются первый и второй входы первого ключа.

4. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что анализатор содержит N цепей из последовательно соединенных регистра и дешифратора причем входы и выходы N цепей являются соответственно N входами и N выходами анализатора. .5. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что решающий блок содержит N триггеров, выходы которых подключены к N входам ключа, выход которого, является выходом решающего блока, N входами которого являются входы N триггеров, тактовые входы которых объединены.

1478360

Составитель В.шевцов

Техред Д. Олийнык Корректор О. Кравцова!

Редактор И.Шмакова

Заказ 2375/56 Тираж 627 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãoðoä, ул. Гагарина, 101