Способ контроля логических схем

 

Изобретение относится к контрольно-измерительной технике и может быть использовано в устройствах диагностики логических схем. Цель изобретения - расширение области применения способа на логические схемы с произвольной внутренней структурой. Генератор псевдослучайных комбинаций 1 вырабатывает импульсы с длительностью, равной времени задержки элементов логических схем. Усилитель 2 с тремя состояниями обеспечивает воздействие псевдослучайных комбинаций на все выводы логической схемы 17. Импульсы, задаваемые одновибратором 7, препятствуют воздействию псевдослучайных комбинаций на вход усилителя 3. Усилитель 3 усиливает импульсы, задержанные на время, большее максимального времени задержки элементов логической схемы, которые фиксируются RS - триггерами 4. Выводы логической схемы, по которым обнаружены задержанные импульсы, признаются выходными, а выводы, по которым таких импульсов нет, - входными. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1479900 А1 (51)4 G 01 k 31/28

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4326527/24-21 (22) 09.11.87 (46) 15.05,89. Бюл. № 18 (71) Рязанский радиотехнический институт (72) Г.А.Филин и В.А.циньков (53) 621.317.799(088.8) (56) Авторское свидетельство СССР

¹ 1206786, кл. G 06 P 11/26, 1986.

Авторское свидетельство СССР № 1231479, кл. G 01 R 31/28, 1986. (54) СЦОСОБ КОНТРОЛЯ ЛОГИЧЕСКИХ СХЕМ (57) Изобретение относится к контрольно-измерительной технике и может быть использовано в устройствах диагностики логических схем. Цель изобретения — расширение области применения способа на логические схемы с произвольной внутренней структурой. Генератор 1 псевдослучайных комбинаций вырабатывает импульсы с длительностью равной времени задержки элемен..ов логических схем. Усилитель 2 с тремя состояниями обеспечивает воздействие псевдослучайных комбинаций на все выводы логической схемы 17. Импульсы, задаваемые одновибратором 7, препятствуют воздействию псевдослучайных комбинаций ца вход усилителя 3. Усилитель 3 усиливает импульсы, задержан ные на время, большее максимального времени задержки элементов логической схемы, которые Аиксируются RS-триггерами 4. Выводы логической схемы, по которым обнаружены задержанные импульсы, признаются выходными, а выводы, по которым таких импульсов нет, входными. 2 ил.

1479900 разом.

Формируют псевдослучайные комбинации сигналов, разрядность которых равна количеству входов-выходов исследуемой схемы и поочередно подают их на входы-выходы исследуемой схемы.

Изобретение относится к контрольноизмерительной технике и может быть использовано для определения входов и выходов логических схем, а также в устройствах контроля и диагностики для контроля логических схем с неиз- вестным, расположением входов и выходов.

Цель изобретения — расширение области применения предлагаемого способа за счет обеспечения возможности определения входов и выходов широкого класса логических схем с произвольной внутренней логической структурой. 15

На фиг. 1 изображена структурная схема устройства, реализующего предлагаемый способ; на фиг. 2 — временные диаграммы, поясняющие способ.

Временные диаграммы а,е,ж,з,и 20 (фиг. 2) поясняют способ, а в совокупности с диаграммами б,в,г,д поясняют работу устройства, реализующего способ.

На фиг. 2 обозначено: а — переход-25 ной процесс формирования импульса на входе элемента,(7 „ - время включения элемента, 2 „„„ — время выключения элемента, 1 „= L 80lvn gA, д время задержки элемента), е,ж,з,и — ЗО сигналы 2 " псевдослучайных комбинаций, подаваемые на логическую схему, имеющую и выводов (незаштрихованные сигналы), при этом наличие на выводах 1,3 и и сигналов, задержанных от-35 носительно задних фронтов воздействующих импульсов (заштрихованные сигналы на диаграммах е,з,и), свидетельствуют о том, что выводы 1,3 и п являются выходами. 40

Способ основан на том, что сигнал на выходе любого логического элемента появляется и снимается с некото. рой задержкой относительно входного сигнала, определяемой быстродействи- 45 ем данного элемента.

Поэтому принципиальным условием отличия выхода логического элемента от входа является присутствие на выводе элемента сигнала, задержанного относительно заднего фронта воздействующих сигналов.

Способ осуществляют следующим обДлительность воздействующих импульсов выбирают равной максимальному времени задержки элементов, на которых построена исследуемая логическая схема.

При каждой воздействующей комбинации сигналов на выводах исследуемой логической схемы регистрируют сигналы, задержанные относительно задних фронтов воздействующих импульсов.

Осуществляют полный перебор псевдослучайных комбинаций.

Считают вывод логической схемы ее выходом, если хотя бы при одной воздействующей псевдослучайной комбинации сигналов на нем присутствует сигнал, задержанный относительно заднего фронта воздействующего импульса.

Считают вывод схемы ее входом, если ни при одной из возможных псевдослучайных комбинаций сигналов на нем не присутствует сигнал, задержанный относительно заднего фронта воздействующего импульса.

Устройство, реализующее способ, содержит генератор 1 псевдослучайных комбинаций, первый и-канальный усилитель 2 с тремя состояниями, второй и-канальный усилитель 3 с тремя со-, стояниями, группу из и КБ-триггеров 4, генератор 5 тактовых импульсов, элемент И 6, одновибратор 7, делитель 8 частоты, блок 9 индикации, кнопку 10 начального сброса, управляющий вход

11 без инверсии первого усилителя 2 с тремя состояниями, управляющий вход

12 с инверсией второго усилителя 3 с тремя состояниями, тактовый вход 13 генератора псевдослучайных комбинаций, установочные входы 14 — 16 соответственно генератора 1 псевдослучайных комбинаций, группы n RS-триггеров 4 и делителя 8 частоты и исследуемую логическую схему 17, имеющую и выводов, Устройство, реализующее способ, работает следующим образом.

Нажатием кнопки 10 устанавливают генератор 1 псевдослучайных комбинаций, группу RS òðèããåðîâ 4 и делитель 8 частоты в нулевое состояние (сигнал "Старт" на диаграмме 2б). После опускания кнопки 10 тактовые импульсы (диаграмма 2г) с генератора 5 тактовых. импульсов через элемент И 6 поступают на тактовый вход 13 генератора 1 псевдослучайных комбинаций и на одновибратор 7. С приходом каждого тактового импульса генератор 1

14799ОО псевдослучайных комбинаций формирует п-разрядную (п — количество выводов исследуемой схемы) комбинацию сигнаI лов и выдает ее на входы первого усилителя 2 с тремя состояниями. Одно5 вибратор 8 формирует короткие импульсы строба (диаграмма 2д), равные максимальному времени включения элементов исследуемой схемы, поступающие на управляющие входы 11 и 12 соответственно первого 2 и второго 3 усилителей с тремя состояниями. При этом сигналы псевдослучайной комбинации, присутствующей на входах первого уси- 5 лителя 2 с тремя состояниями на короткое время, равное длительности импульса строба, появляются на его выходах и будут воздействовать на исследуемую логическую схему 17 (диаграммы 2d, 2ж, 2з и 2и) . На это же время импульс строба запрещает прием сигналов вторым усилителем 3 с тремя состояниями.

По окончанию импульса строба сигналы с выходов первого усилителя 2 снимаются, а второй усилитель 3 начинает прием сигналов, задержанных относительно заднего фронта импульса строба, которые и являются выходными сигналами исследуемой логической схемы. Эти сигналы поступают на S-входы соответствующих триггеров в группе и

RS-триггеров 4. Таким образом, если отя бы при одной псевдослучайной комбинации сигналов на каком-либо выводе будет присутствовать сигнал, задержанный относительно заднего фронта импульса строба, то соответствующий триггер установится в единицу и будет светиться соответствующий индикатор в блоке 9 индикации.

Делитель 8 частоты имеет коэффициент деления, равный 2". Таким образом, через 2 тактов элемент И 6 ь запрещает выдачу тактовых импульсов на генератор 1 псевдослучайных комбинаций, в результате чего одновибратор 7 останавливает работу устройства (сигнал "Стоп" на диаграмме 2в).

Сигналы, снимаемые с выходов второго усилителя 3 с тремя состояниями, являющиеся выходными сигналами иссл»дуемой логической схемы могут использоваться непосредственно для контроля и диагностики схемы.

Главным условием реализации устройством предлагаемого способа является наличие в устройстве быстродействующих микросхем, у которых время задержки в несколько раз меньше, чем у микросхем, на которых построена исследуемая схема. формула изобретения

Способ контроля логических схем, заключающийся в том, что на логическую схему подают номинальное напряжение питания, на каждый вывод схемы подают импульсное воздействие, о т л и ч а ю шийся тем, что, с целью расширения области применения за счет обеспечения возможности определения входов и выходов логических схем с произвольной внутренней логической структурой, импульсное воздействие формируют в виде псевдослучайных кодовых комбинаций импульсов, длительность которых равна максимальному времени задержки логической схемы, количество разрядов псевдослучайных кодовых комбинаций выбирают равным количеству выводов логической схемы, после каждого импульсного воздействия регистрируют на выводах логической схемы электрические сигналы, считают вывод логической схемы ее выходом, если хотя бы при одном из возможных импульсных воздействий на данном выводе зарегистрирован электри= ческий сигнал, задержанный относительно заднего фронта импульсного воздействия, считают вывод логической схемы входом, если ни при одном из возможных импульсных воздействий на выводе ке зарегистрирован электрический сигнал, задержанный относительно заднего фронта импульсного воздействия.

l479900 ды и 2 йЖУз

/ging gи /(g $ g

Составитель В.Степанкип

Редактор А.Ревин Техред М.Ходанич Корректор Э.Лончакова

Заказ 2540/45 Тираж 714 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

8ЬЮад7

ig

ЗбЮ03й !

)! ! tl