Устройство для умножения
Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении контролируемых цифровых узлов. Цель изобретения - повышение достоверности функционирования устройства. Устройство для умножения содержит триггеры 1, 14, 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2, группы 3, 4 элементов ИЛИ, коммутаторы 5, 6, регистр 7 множимого, регистр 8 множителя, умножитель 9, регистр 10 произведения, блок 11 сравнения, элемент ИЛИ 12, элемент И 13. Операнды поступают на группы 16, 17 входов множимого и множителя устройства. В режиме контроля на один из входов умножителя 9 всегда поступает максимальное значение сомножителя, а на другой - группа старших разрядов регистра 10 произведения. Для контроля используется свойство произведения таких сомножителей, заключающееся в том, что группа младших разрядов произведения равна инверсии группы старших разрядов. При контроле происходит перебор всех значений сомножителя на каждом из входов умножителя 9, 2 ил.
ССНОЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК у 4 G 06 F 7 52, 11/00
ОПИСАНИЕ ИЗОБРЕТЕНИ
Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР (21) 4335658/24-24 (22) 21. 10.87 (46) 23.05.89. Бюл. № 19 (71) Одесский политехнический институт (72) Е. Л. Полин, А. Г., Шипита, А. В. Дрозд, В. Н. Лацин и В. А. Соколов (53) 681.3(088.8) (56) Авторское свидетельство СССР № 767759, кл. G 06 F 7/50, 1978.
Березенко А. И., Корягин Л. Н., Назарьян А. P. Микропроцессорные комплекты повышенного быстродействия. М.: Радио и связь, 1981, с. 148. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении контролируемых цифровых узлов. Цель изобретения— повышение достоверности функционирования устройства. Устройство для умножения
„„80„„1481749 А 1
2 содержит триггеры 1, 14, 1, э,»емент
ИСКЛЮЧАЮЩЕЕ ИЛИ 2, ».ру»:»;» 3, 4 элементов ИЛИ, коммутаторы 5, ., рег»»с..-р 7 множимого, регистр 8 множителя, умножптель 9, регистр 1О произведения. блок 11 сравнения, элемент ИЛИ 12. элемент 11 13.
Операнды поступают на группы 16, 7 входов множимого и множителя устройства. В режиме контроля на один из входов умножителя 9 всегда поступ"å"ò максимальное значение сомножителя, а на другой — группа старших разрядов регистра 10 произведения. Для контроля исполb зуется свойство произведения таких сомножителей, заключаюшееся в том, что группа младших разрядов произведения равна инверсии группы старших разрядов. При контроле происходит перебор всех з»»а»ений сомножителя на каждо из входов умножителя 9. 2 ил.
1481749
Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении контролируемых цифровых узлов.
Целью изобретения является повышение достоверности функционирования устройства.
На фиг. 1 приведена функциональная схема устройства; на фиг. 2 — временная диаграмма работы устройства.
Устройство для умножения (фиг. 1) содержит первый триггер 1, элемент ИСКЛЮЧАЮШЕЕ ИЛИ 2, первую и вторую группы 3 и 4 элементов ИЛИ, коммутаторы 5 и 6, регистр 7 множимого, регистр 8 множителя, умножитель 9, регистр 10 произведения, блок 11 сравнения, элемент
ИЛИ !2, элемент И 13, второй триггер !4, третий триггер 15, группу 16 входов м ножи мого устройства, группу 17 входов множителя устройства, тактовый вход 18 устройства, вход 19 задания режима контроля устройства, выход 20 неисправности устройства, выход 21 произведения устройства.
Устройство работает следующим образом.
Имеются два режима работы: основной и режим контроля.
В основном режиме множимое и множитель групп 16 и 17 входов множимого и множителя устройства через коммутаторы 5 и 6 и регистры 7 и 8 множимого и множителя поступают на входы умножителя 9, с выходов которого произведение через регистр 10 произведения поступает на выход 21 произведения устройства.
В контрольном режиме на вход 19 устройства поступает сигнал «Тест», который сбрасывает первый 1 и третий 15 триггеры и устанавливает второй триггер 14 в состояние логической «1» (фиг. 2). Сигнал логической «1» с выхода второго триггера 14 поступает на управляющие входы коммутаторов 5 и 6, которые переключаются и коммутируют на информационные входы регистров 7 и 8 множимого и множителя. выходы первой и второй групп 3 и 4 элементов ИЛИ. Сигнал логической «1» с инверсного выхода первого триггера 1 поступает на управляющий вход второй группы 4 элементов ИЛИ.
Сигнал логического «О» с прямого выхода первого триггера 1 поступает на второй вход элемента ИСКЛ ЮЧАЮШЕЕ
ИЛИ 2, на первый вход которого поступает сигнал «Тест». С выхода элемента
ИСКЛЮЧАЮШЕЕ ИЛИ 2 сигнал логической «!» поступает на вторые входы элементов ИЛИ первой группы 3. Таким образом HB входы регистра 7 множимого и регистра 8 множителя в начальный момент подаются максимальные значения сомножителей и удерживаются в тетриггера 15.
Признаком окончания контрольного режима является нулевое произведение на выходе регистра 10 произведения. В этот
З0 момент на выходе элемента ИЛИ 12 появляется сигнал логического «О», который сбрасывает второй триггер 14, сигнал логического «О» с выхода которого запрещает прохождение синхросигнала через элемент И 13 на синхровход третьего тригЗ5 гера 15 и переключает коммутаторы 5 и 6 в положение коммутации на входы регистров 7 и 8 множимого и множителя информации с групп 16 и 17 входов множимого и множителя устройства.
Формула изобретения
Устройство для умножения, содержащее регистр множимого, регистр множителя, регистр произведения и умножитель, причем информационные выходы регистров множимого и множителя соединены соответственно с входами множимого и множителя умножителя., выход результата которого соединен с информационным входом регистра произведения, информационный выход которого является выходом произведения устройства, от шчающееся тем, что, с целью повышения достоверности функционирования устройства, в него введены две группы элементов ИЛИ, два коммутатора, три
50 триггера, блок сравнения, элемент И, элемент ИЛИ, элемент ИСКЛ ЮЧАЮШЕЕ
ИЛИ, причем первые группы информационных входов первого и второго коммутаторов подключены соответственно к входам
4 чение двух тактов синхросигнала. B течение двух тактов синхросигнала на выходе регистра 10 произведения удерживается произведение. Старшие разряды произведения поступают на информационные входы элементов ИЛИ групп 3 и 4. Первый триггер 1, переключаясь, управляет группами 3 и 4 элементов ИЛИ так, что с их выходов через коммутаторы 5 и 6 на входы регистров 7 и 8 множимого и мно10 жителя сначала подается пара сомножителей: множимое — старшие разряды произведения, множитель — максимальное значение, затем: множимое — максимальное значение, множитель — старшие разряды
15 произведения. На фиг. 2 указаны численные значения сомножителей (сомножители четырехразрядные) в контрольном режиме; сомножители принимают все возможные значения. Контроль функционирования устройства осуществляется путем сравнения
20 старших разрядов произведения с инверсией младших разрядов произведения. В случае несравнения сигнал ошибки фиксируется третьим триггером 15, сигнал логического «О» с инверсного выхода которого запрещает прохождение синхросигнала через элемент И 13 на синхровход
1481749
Вх. 1В
Вх. 1У
15 1 75 0 15
75 73 15
15 2 15 1:5 0
75 2 75 7 15 0 15 0
3 75 2 15 7 75
2 2 1 " О с
15 /3 14 1 15 C O
4Ьг, 2
Составитель В. Гречнев
Редактор Л. Гратилло Техред И. Верес Корректор М. Самборская
Заказ 2690/49 Тираж 669 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
1 I 3035, Москва, /К вЂ” 35, Рау шская наб., д. 4/5
Производственно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина, 101 множимого и множителя устройства, выхо. ды первого и второго коммутаторов соединены с информационными входами регистров множимого и множителя соответственно, вход задания режима контроля устройства соединен с нулевым входом первого триггера, первым входом элемента ИСКЛЮЧАЮШЕЕ ИЛИ, тактовым входом второго триггера и нулевым входом третьего триггера, прямой выход которого является выходом неисправности устройства, инверсный выход третьего триггера соединен с первым входом элемента И, выход которого соединен с тактовым входом третьего триггера, тактовые входы первого триггера, регистров множимого, множителя и произведения и второй вход элемента И подключены к тактовому входу устройства, выходы старших разрядов информационного выхода регистра произведения соединены с первыми входами соответствующих элементов ИЛИ первой и второй групп, прямой выход первого триггера соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторыми входами элементов ИЛИ первой
Вых.
/5 74 б/4..7
8bN.
bn. 4
Вых
15 74 15 /3
&. 7
Вых.
15 /4 75
SnВ
Вых.
14 14 /3 /3 дл.lO(cr)
Вых. г
Dn. 10(ю
Вых.
gn. 12
Вых.
ЕЛ. 1/7P .
Вых. бл. 14
Выл". дд 15 группы, инверсный выход первого триггера соединен с информационным входом первого триггера и вторыми входами элементов
ИЛИ второй группы, выходы элементов
ИЛИ первой и второй групп соединены с вторыми группами информационных входов первого и второго коммутаторов соответственно, группа старших разрядов информационного выхода регистра произведения соединена с группой прямых ин10 формационных входов блока сравнения, выход которого соединен с информационным входом третьего триггера, группа младших разрядов информационного выхода регистра произведения соединена с груп пой инверсных информационных входов блока сравнения, группа информационых выходов регистра произведения соединена с соответствующими входами элемента ИЛИ, выход которого соединен с нулевым входом второго триггера, информационный вход
20 которого соединен с шиной единичного потенциала устройства, прямой выход второго триггера соединен с третьим входом элемента И и управляющими входами первого и второго коммутаторов.
