Устройство для деления чисел

 

Изобретение .относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин. Целью изобретения является сокращение аппаратурных затрат. Эта цель достигается тем, что в устройство для деления чисел, содержащее три регистра 2, П, 17, сутчматор 6, коммутатор 5, блок 12 памяти, элемент ИЛИ 13, введены элементы ИЛИ 14, 15, триггер 8, сумматор 16 г соответствующими связями. 2 ил., 1 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (!У (1!) А1!

5!1 4 С 06 F 7/5?

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTGPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4235584/24-24 (22) 23.04.87 (46) 15.03,89. Бюл. 1! - 10 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.E,Çoëoòoâñêèé и P.Â.Êoðoáêoâ (53) 681.33 (088.8) (56) Авторское свидетельство СССР

9 1008733, кл. G 06 F 7/52, 1981, Авторское свидетельство СССР

У 14 17009, кл. G 06 F 7/52. 1986. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ (57) Изобретение .относится к вычислительной технике и может быть использовано при построении универсальных и специализированных циФровых вычислительных машин. 1!елью изобретения является сокращение аппаратурных затрат. Эта цель достигается тем, что в устройство для деления чисел, содержащее три регистра

2, !1, 17, сумматор 6, коммутатор

5, блок 12 памяти, элемент ИЛИ 13, введены элементы ИЛИ 14, !5, триггер 8, сумматор 16 г. соответствующими связями, 2 ил., 1 табл °

1465883

Изобретение .относится к вычислительной технике и может быть использовано при разработке параллельных цифровых вычислительных машин.

Цель изобретения — сокращение аппаратурных затрат.

На фиг. 1 представлена схема устройства для деления чисел; на фиг.2 - схема разряда коммутатора. .10

Устройство фиг.l содержит информационный вход l устройства, первый регистр 2, вход 3 начальной установки устройства, вход 4 управления занесением устройства, коммутатор 5, 15

IIepabN сумматор б, первый тактовый вход 7 устройства, триггер 8, третий тактовый вход 9 устройства, второй тактовый вход 10 устройства, второй регистр 11 блок .12 памяти, первый, 20 второй и третий элементы ИЛИ 13-15, второй сумматор 16, третий регистр

17, выход 18 частного устройства, выход 19 знака частного устройства.

Разряд коммутатора 5 {фиг.2) со- 25 держит второй управляющий вход 20 коммутатора 5, элемент И 21, выход

22 разряда коммутатора 5, элемент

ИЛИ 23, третий управляющий вход 24 коммутатора 5, элемент И 25, четвер- 30 тый управляющий вход 26 коммутатора 5, злеменг И 27, пятый управляющий вход

28 коммутатора 5, элемент И 29, элемент НЕ 30, элемент И 31.

Шесть старших разрядов регистра

2 и второй, третий, четвертый значащие разряды (считая от старших) регистра 11 соединены с адресными входами блока !2. Если обозначить разряцы регистра 2, поступающие на

aIIpecmIe входы блока 12, начиная от старшнх разрядов, символами 0>р, О,, О, О, 04, 0„, поступающие на входы блока 12 разряды регистра 11 = У, У, У и выходы блока 12 - Иl, И2» 4

ИЗ, И4, то его кодировка имеет вид, представленный в таблице.

Коммутатор 5 (фиг.2) работает следующим образом.

Если на вход..коммутатора поступит сигнал Hl=l, то откроется элемент И 21 и на выход 22 коммутатора пройдет через элемент ИЛИ 23 удвоенное значение делителя + 2у. Ясли на вход 24 поступит сигнал И2=1, на выход 22 через элемент И 25 пройдет

55 инверсия удвоенного делителя, то есть -2у. Аналогично сигнал ИЗ=1, поступающий на вход 26, откроет элемент И 27 и на выход 22 пройдет +4у.

Сигнал И4=1, поступающий на вход 28, откроет элемент И 29 и на выход 22 коммутатора пройдет -4у, При подаче сигнала на вход 4 инверсия сигнала с элемента HF. 30 запирает элементы

И 21, 25, 27, 29 и на выход 22 коммутатора 5 через элемент И 31 проходит делимое со входа l, Устройство фиг,l работает следующим образом.

На вход 1 устройства подается прямой код делимого Х. Регистр 2 предварительно сбрасывается н ноль сигналом по нходу 3. На нход 4 устройства подается единичный сигнал, значащие разряды делимого проходят

1 через коммутатор 5, сумматор 6 на .вход регистра 2 без изменения. По сигналу, поступающему на вход 7, значащие разряды делимого записываются в регистр 2. Одновременно знаковый разряд делимого поступает на счетный вход триггера 8, предварительно сброшенного н ноль, и по сигналу на входе 9 записынается в него.

По завершении записи делимого на вход 1 подается прямой код делителя

У. Значащие разряды делителя по. сигналу на входе 10 записываются в регистр 11. Знаковый разряд У по сигналу на входе 9 поступает на счетный вход триггера 8 и в последнем формируется знак частного.

В первом цикле на адресные входы блока l;, поступают старшие разряды делимого и делителя и на выходах блока 12,формируются сигналы И1, И2, И3, И4. Под воздействием этих сиг HatIQB в коммутаторе 5 формируется одно из кратных делителя: +2у, -2у, +4у, -4у, A. Это кратное поступает на одни входы сумматора 6, lIeлимое (или очередной остаток) с выходов регистра 2 поступает на другие .входы сумматора 6 с "перекосом" на два разряда в сторону старших разрядов, т.е. в сумматор 6 поступает учетверенное значение делимого (или остатка) 4х. Сумматор 6, работающий в обратных кодах, формирует первый остаток 0, Одновременно сигналы с выходов блока 12 памяти поступают на входы элементов ИЛИ 13, 14, 15» ныходь! которых подключены ко входам сум" матора 16. Оченидно, что если Hl= 1, но нсе разряды сумматора 16, кроме младшего (SM ), поступит единица, 1465883 т.е. н сумматор поступит число -2

Если И2=1, единица поступит только в младший разряд сумматора (число

+2). Если ИЗ=1, в сумматор поступает число -4. Если И4=1, в сумматор поступает число +4. На другие входы сумматора 16 поступает со сдвигом на два разряда в сторону старших разрядов значение предыдущего цикла с регистра 17, По завершении операции суммирования в сумматорах 6, 16 на вход 7 устройства подается сигнал записи, по которому остаток О, записывается в регистр 2, и первое при- 15 ближение частного ..Z< — в регистр 17.

После чего выполняется второй цикл и деления, По завершении — циклов с выходов 18 и 19 устройства считывается частное.

Формула изобретения

Устройство для деления чисел, содержащее три регистра, первый сумматор, коммутатор, блок памяти и первый элемент ИЛИ, причем информационный вход устройства соединен с пер- 3g вым информационным входом коммутатора, первый управляющий вход которого соединен с входом управления занесением устройства, вход начальной установки и первый тактовый вход 35 которого соединены соответственно с входом сброса и с входом разрешения приема первого регистра, информационный вход которого соединен с выходом первого сумматора, вход первого слагаемого которого соединен с— выходом коммутатора,. информационные входы i-го разряда которого с вто= рого по пятый соединены соответственно.с прямым выходом (i-1)-го разряда, с инверсным выходом (i-1) разряда, с прям)м выходом (i-2)-ro разря- . да и с инверсным выходом (i-2)-го разряда второго регистра (i 2-(n+2. и-разрядность операндов), вход разрешения приема которого соединен с вторым тактовым входом устройства, первый тактовый вход которого соединен с входом разрешения приема третьего регистра, выход которого является выходом частного устройства, выходы старших разрядов первого и второго регистров соединены соответственно с первым и вторым адресными входами блока памяти, информационный вход устройства соединен с информационным входом второго регистра, выход первого регистра соединен со сдвигом на два разряда в сторону старших разрядов с входом второго слагаемого первоro сумматора, о тл,ичающееся тем, что, с целью сокращения аппаратурных затрат, оно содержит второй сумматор, триггер, второй и третий элементы КПИ, причем выходы с первого по четвертыи блока памяти соединены соответственно с управляющими входами с второго по пятый коммутатора, информационный вход устройства соединен со счетным входом триггера, вход разрешения приема и выход которого являются соответственно третьим тактовым входом и выходом знака частного устройства, второй выход блока памяти соединен с первым входом первого элемента ИЛИ, первый выход блока памяти соединен с первыми входами второго и третьего элементов ИЛИ, третий выход блока памяти соединен с вторыми входами первого и третьего элементов HJIH, четвертый выход блока памяти соединен с вторым входом второго элемента

ИЛИ, выходы первого и второго элементов ИЛИ соединены соответственно с входами первого и второго разрядов первого слагаемого второго сумматора выход третьего элемента ИЛИ соединен с входами разрядов с третьего но и-й первого слагаемого второго сумматора, выход которого соединен с информационным входом третьего регистра, выход которого соединен со сдвигом на два разряда в сторону старших разрядов с входом второго слагаемого второго сумматора.

1465883 f

Г (!

0 „0, 0 О 0< О» " У У

И1 И2 ИЗ И4

Составитель А.Клюев

Редактор И.Сегляиик Техред Л.Олийнык Корректор М.Лемчик

Заказ 947/49 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

))3035, Москва, Ж-35, Рауыская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. 1 агарина,)0!

О О

0 О

О 0

О О

0 О

l 1

О 0

О О

) 1

1 1

О 0

О О

О О

I 1

l 1

О О

О О

О 1

О I

1 0

1 0

О О

l 0 1 О О О

I 0 1 1 О О

0 О 1 О О О

О 0 О 1 0 0

О О О О 0 0

) О О 1 0 О

) О 1 О О О

О 1 1 О О

О 1 1 О О О

1 ) О О 0 О

1 1 1 О 0 О

1 1 О О 1 О

О 1 1 О

l О 1 О 1 О

1 О 0 1 1 О

1 О 1 О 1 О

О 3 1 О О

О 1 О ) 1 О

О 1 О О 1

О О 1 1 1 1

1 О 1 1 !

1 I О 0 1

О О О О 1 1

О О О О 1

О О 0 О 1

О О 2 О О

О О О О О

О О 0 О О

О О О I О

О 1 О О О ! О О О 1

1. О I О О

1 1 0 О О

I О О О 0

1 О О О 3

1 О О 0 1

1 О О О 1

1 I О О О

1 1 О О О

О 1 0 О

1 О 1 0 О

1 О О О

3 О 0 О

1 О О О

1 О О I О

1 О О О О