Многопроцессорная система

 

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах. Цель изобретения - повышение достоверности функционирования системы за счет перераспределения заданий с отказавших процессоров на работающие. Многопроцессорная система содержит три регистра, коммутатор, триггер, одновибратор, блок элементов ИЛИ, три элемента ИЛИ, пять элементов И, элемент ИЛИ-НЕ и каналы, каждый из которых содержит процессор, регистр, триггер, блок элементов И, два элемента ИЛИ, одновибратор, три элемента И. При отказе двух и более процессоров устройство перераспределяет задачи, решаемые на этих процессорах, код которых хранится в регистрах каналов, на другие (работающие и свободные) процессоры системы. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 С 06 F 46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4326777/24-24 (22) 10.11.87 (46) 15.07.89. Бюл. 11 26 (72) Г.Н.Тимонькин, С.Н.Ткаченко, С.А,Соколов, В ° С.Харченко и Д.В.Дмитров (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 866560, кл, С 06 F 9/46, 1981.

Авторское свидетельство СССР

11 1151965, кл, G 06 F 9/46, 1983. (54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах.- Цель изобретения — повьш ение достоверности функИзобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах, Цель изобретения — повышение достоверности функционирования многопроцессорной системы за счет перераспределения заданий с отказавших процессоров на работающие °

На чертеже изображена функциональная схема многопроцессорной системы.

Многопроцессорная система содержит процессоры 1, входной регистр 2, регистр 3 запроса, регистр 4 готовности, коммутатор 5, блок элементов

ИЛИ 6, элемент ИВ1-НЕ 7, элементы И

8 и 9, элементы ИЛИ 10 и 11, элемент

И 12, одновибратор 13, триггер 14, блоки элементов И 15 каналов, элементы И 16 и 17 каналов, одновибра.

„„SU„„1494005 А 1

2 ционирования системы за счет перераспределения заданий с отказавших процессоров на работающие. Многопроцессорная система содержит три регистра, коммутатор, триггер, одновибратор, блок элементов ИЛИ, три элемента ИЛИ, пять элементов И, элемент ИЛИ-НЕ и каналы,, каждый из которых содержит процессор, регистр, триггер, блок элементов И, два элемента ИЛИ, одновибратор, три элемента И. При отказе двух и более процессоров устройство перераспределяет задачи, решаемые на этих процессорах, код которых хранится в регистрах каналов, на другие (работающие и свободные) процессоры системы. 1 ил. торы 18 каналов, элементы «ЛИ 19 и

20 каналов, элементы ИЛИ-НЕ 21 каналов, триггеры 22 каналов, регистры

23 каналов, элементы И 24 каналов, элементы И 25 и 26, элемент ИЛИ . 27, информационный вход 28, синхровходы

29 и 30, выход 31 и каналы 32.

Многопроцессорная система работает следующим образом.

В исходном состоянии регистр 3 запроса, регистр 2 кода задачи (вход- ной регистр), регистры 23 каналов и триггер 14 находятся в нулевом состоянии (цепи установки в исходное состояние не показаны), Процессоры 1 всех каналов исправны и свободны.

Поэтому все разряды регистра 4 готовности находятся в единичном состоя нии. На выходе 31 многопроцессорной системы установлен единичный сигнал.

1494005

На вход 28 многопроцессорной системы поступает заявка для обслуживания, состоящая из двух частей: кода задачи и кода необходимого числа про5 цессоров для решения этой задачи.

Число необходимых процессоров определяется числом единиц во второй части кода заявки. Код записи задачи через блок элементов ИЛИ 6 поступает на вход регистра 2, а код необходимого числа процессоров поступает на вход регистра 3.

Так как в регистре 3 запроса в исходном состоянии хранится нулевая информация, то на выходе элемента

ИЛИ-НЕ 7 будет единичный сигнал.

Этот сигнал, поступая на входы регистров 2 и 3, разрешает запись в них кода задачи и кода необходимого числа процессоров соответственно, Запись осуществляется по заднему фронту импульса, поступающего с синхровхода

29 многопроцессорной системы на С-входы регистров 2 и 3. 25

С выхода регистра 2 код задачи поступает на информационные входы блоков элементов И 15 всех каналов. На вторые управляющие входы всех блоков элементов И 15 с разрядных выходов 30 регистра 4 готовности поступают единичные разрешающие сигналы, так как все процессоры 1 в исходном состоянии свободны и исправны. На первые управляющие входы блоков элементов

И 15 поступают единичные разрешающие сигналы с разрядных выходов регистра

3 запроса только для тех каналов, которым соответствуют единичные значения разрядов кода, записанного в 40 этом регистре.. Через открытые блоки элементов И 15 код задачи поступает на информационные входы, выбранные процессорами 1, и на информационные входы регистров 23 соответствующих 45 каналов .

B каналах, в процессоры которых поступила задача на выполнение, и на выходах элементов ИЛИ 19 появятся единичные сигналы. Эти сигналы по50 тупят на разрешающие входы соответствующих одновибраторов 18, которые по переднему фронту синхроимпульса со входа 30 сформируют импульс. Этот импульс, поступая на соответствующие входы регистра 3 запроса и регистра

4 готовности, устанавливает их разряды, соответствующие занятым процессорам 1, в нулевое состояние. Синхроимпульс со входа 30, поступая через открытый элемент И 16 на С-входы ре— гистроь 23 всех каналов, разрешает запись кода задачи с выходов блоков элементов И 15 тех каналов, которые приняли задачу на обслуживание..

Если ьсе процессоры 1, назначенные для выполнения задачи, свободны и приняли задачу к исполнению, то на выходе элемента ИЛИ-HE 7 будет вновь единичный сигнал..Этот сигнал через открытый элемент И 12 и открытый по другим входам (так как все процессоры исправны ) элемент И 8 поступит на выход 3 готовности,B результате чегп многопроцессорная система будет готова к приему очередной заявки по входу 28, Если некоторые из назначенных процессоров 1 заняты выполнением ранее поступивших задач, то все разряды регистра 3 запроса будут сброшены в.нуль, На выходе элемента ИЛИ-НЕ 7 будет нулевой сигнал, который запрещает приход очередной заявки на вход 28. Действуя на инверсный вход элемента И 9, этот сигнал разрешает приход импульса с синхронизирующего входа 29 на сдвигающий вход регистра 3 запроса, По этому импульсу производится сдвиг содержимого регистра 3 влево на один разряд. Процесс циклического сдвига информации продолжается до тех пор, пока необходимое число процессоров не будет назначено для выполнения данной задачи. После этого на выходе элемента

ИЛИ-HE 7 появляется единичный сигнал, поступающий на выход 31 и разрешающий подачу очередной заявки на вход 28.

Рассмотрим работу многопроцессорной системы в случае отказа одного или нескольких процессоров.

Предположим одновременно отказали два процессора: 1,М и 1,К. Отказавшие процессоры выставят на своих сигнальных выходах единичные сигналы, которые поступят на единичные

S-входы триггеров 22 соответствующих каналов и по заднему фронту синхроимпульса, поступающего со входа 30 через открытый элемент И 25 на С-входы триггеров 22 каналов, запишутся в триггеры 22 М-го и К-ro каналов. С выходов триггеров 22 оба единичные сигнала поступят на прямые входы эле1494005

5 ментов И 24.M и 24.К. Но сигнал появится на выходе только элемента И

24.М, так как с его выхода единичный сигнал, поступающий на инверсные входы элементов И 24 всех более

5 старших каналов, закроет их. Будет закрыт также и элемент И 24,К.

Единичный сигнал с выхода элемента

И 24.М откроет соответствующий вход (информационный) коммутатора 5 и код задачи отказавшего процессора из регистра 23.М через коммутатор 5 и вторые входы блока элементов ИЛИ 6 поступит на входы входного регистра 15

2. Одновременно единичный сигнал, сформированный элементом ИЛИ 1!, запустит передним фронтом одновибрато-. ра 13. Короткий импульс с одновибратора 13, поступая на единичный S-вход 20 триггера 14, установит его в единичное состояние. Единичный сигнал с выхода триггера 14 через элемент ИЛИ 27 поступит на вход первого разряда регистра 3 запроса. 25

Задним фронтом синхроимпульса, поступающего с синхровхода 29, код задачи отказавшего процессора запишется во входной регистр 2, а единица (число потребных процессоров) запишет-30 ся в первый разряд регистра 3 запроса.

Далее устройство работает как и при обслуживании очередной заявки.

После того, как найден пр-цессор для выполнения заявки от отказавшего процессора I.M, на выходе элемента

ИЛИ 10 появляется единичный импульс, поступивший с выхода одновибраторов

18.Р канала, процессор I.Р которо- 4О

ro принял к исполнению данную заявку. При этом очередной синхроимпульс со входа 30 не может записать запрос от вновь отказавшего в триггере 22 какого-либо канала, так как элемент 45

И 25 закрыт нулевым сигналом, поступающим с выхода элемента И 12 на вход которого поступает единичный сигнал с выхода триггера 14, Импульсный сигнал с выхода элемен 5О та ИЛИ 10 пройдет через открытый элемент И 17.М и своим передним фронтом сбросит в нуль триггер 22.M и регистр

23.М, а также, поступая на управляющий вход процессора I.М, снимет с его сигнального выхода единичный сигнал. Если отказавший процессор единст, венный, то на выходе элемента ИЛИ Il появится нулевой сигнал, который откроет элемент И 261 в результате чего по заднему фронту импульса с выхода элемента ИЛИ 10 триггер 14 установится в нуль и многопроцессорная система будет готова к обслуживанию следующих заявок.

В случае отказавших процессоров на выходе элемента ИЛИ !1 будет сохраняться единичный сигнал, в результате чего элемент И 26 останется закрытым по своему инверсному входу и триггер 14 останется в единичном состоянии. Запись заявок от вновь отказавших процессоров 1 будет запрещена, так как остается закрытым элемент И 25 и синхроимпульсы со входа

30 на С-входы триггеров 22 пройти не могут„

После обнуления триггера 22.М sa кроется элемент И 24.M и откроется элемент И 24.К,в результате чего повторится процесс поиска и передачи свободному и исправному процессору, I В задачи, которую решал отказавший процессор 1 ° К, После перераспределения задачи от второго отказавшего процессора I.К на выходе элемента ИЛИ ll появится нулевой сигнал, который откроет элемент И 26, в результате чего импульс одновибратора 18,Е, пройдя через элемент ИЛИ 10, своим задним фронтом переведет триггер 14 н нулевое состояние. После этого откроется элемент

И 12, а следовательно, и элемент И

25. Если к этому моменту времени появились отказавшие процессоры, то элемент И 8 останется закрытым, на выходе 31 останется нулевой сигнал и подача новых заявок на вход 28 будет запрещена. По очередному импульсу, поступившему на синхровход 30, заявки от отказавших процессоров запишут ся в триггеры 22 соответствующих каналов и процесс их обслуживания возобновится, Если после обслуживания отказавших процессоров все остальные процессоры находятся н исправном состоянии, то элемент И 8 открывается и на выходе

31 появляется единичный сигнал, разрешающий подачу новых заявок на информационные входы 28.

После успешного выполнения задачи соответствующий процессор l выдает единичный сигнал на выход 32, который устанавливает соответственный разряд регистра 4 готовности н единичное со1494005

Стояние и, поступая через элемент

ИЛИ 16 на вход сброса регистра 23 своего канала, сбрасывает его в нуль.

После этого этот процессор готов к

5 выполнению следующей задачи.

Синхронизирующие импульсы со входа

29 должны опережать по фазе синхронизирующие импульсы со входа 30 ° По заднему фронту синхроимпульса со вхо- 1ð да 29 осуществляется запись информации в регистры 2 и 3. 11осле это1 о по переднему фронту синхросигнала со

Входа 30 осуществляется запись информации в регистры 23 каналов, а также осуществляется сброс соответствуюших ,разрядов в регистрах 3 и 4. Если в первом такте синхропоследовательности со входа 29 выяснится, что числа назначенных процессоров не хватает, 20 то по следующему импульсу этой последовательности произойдет сдвиг информации в регистре 3 влево на один разряд. И так до тех пор, пока потребное число процессоров не будет 25 обеспечено„

Задержка импульсов со входа 30 по отношению к импульсам со входа 29 должна быть не меньше, чем время по следовательного срабатывания регист- 30 ра 3, блока элементов И 15 канала и элемента ИЛИ 19 канала.

Ф о р м у л а и з о б р е т е н и я

Многопроцессорнан система, содержащая регистр запроса, регистр готовности, первый, второй, третий и четвертый элементы И, первьп, второй и третий элементы ИЛИ, элемент HJIH-НЕ, 40 и каналов (где n — число процессоров) и в каждом канапе — регистр, блок элементов И, первый и второй элементы ИЛИ, первый, второй и третий элементы И процeссор причем Выходы 45 регистра запроса подключены к первым стробирующим входам блоков элементов

И соответствующих каналов, выходы которых соединены с информационными входами процессоров соответствующих каналов, выходы регистра готовности подключены к вторым стробирующим входам блоков элементов И соответствующих каналов, в каждом канале выходы б>локов элементов И подключены ко Входам первого элемента ИЛИ, выходь1 регистра запроса подключены к входам элемент» ИЛИ-НБ, выход которого подключ>.н к инверснс>му моду перво) о элемента И, выход которого подключен входу сдвига регистра запросов, в каждом канале выход первого элемента

И подклн>чен к входу записи регистра, отличающаяся тем, что, с целью повышения достоверности функционирования за счет перераспределения заданий с отказавших процессоров на работающие, в нее дополнительно введены Входной регистр, блок элементов ИЛИ, коммутатор, триггер, одновибратор, пятый элемент И, а в каждый из каналов — триггер, элемент ИЛИ-НЕ, одновибратор, причем информационный вход системы подключен к первому входу блока элементов И. П1 и к информационному входу регистра запроса, кроме входа первого информационного разряда регистра запроса, который подключен к выходу первого элемента

ИЛИ, к первому входу первого элемента

ИЛИ подключен соответствующий разряд информационного входа, выходы блока элементов ИЛИ подключены к информационным входам входного регистра, выход которого подключен к информационным входам блоков элементов И каналов, В каж; ем канале выход блока элементов И подключен к информационному входу регистра, выход которого подключен к соответствук>щему информационному входу коммутатора, разрядные выходы которого подключены к второму входу блока элементов ИЛИ, во всех каналах первый сигнальный выход процессор подключен к входу установки соответствукщего разряда регистра готовности, а второй сигнальный выход ..роцессора н каждом канале соеди нен с соответствующим инверсным входом второго элемента Й и входом установки триггера соответствующего канала, прямой Всход триггера каждого канала, кроме первого, соединен с прямым Входом второго элемента И соответствующего канала и с соответствующим входом второго элемента ИЛИ, прямой выход триггера первого канала подключен к первым инверсным входам вторых элементов И всех других каналов, к первому входу третьего элемента И первого канала, к первому управляющему входу коммутатора и к перво му входу второго элемента ИЛИ, выходы вторых элементов И всех каналов, кроме первого, подключены к соответстцук>щим входам коммутатора, к перВым входам третьих элементов И соотl494005 ветствующих каналов, в каждом канале выход третьего элемента И соединен с входом сброса триггера, с входом сброса соответствующего процессора и с

5 вторым входом второго элемента ИЛИ канала, выход которого подключен к входу сброса регистра канала, в каждом канале выходы регистра подключены к входам элемента ИЛИ-НЕ, выход которого подключен к первому входу первого элемента И канала, выход первого элемента ИЛИ каждого канала подключен к стробирующему входу одновибратора этого же канала, выход кото-15 рого подключен к соответствующим входам сброса регистра запроса, регистра готовности и к соответствующему входу третьего элемента ИЛИ, выход которого подключен к прямому входу третьего элемента Ии к вторым входам третьих элементов Р каналов, выход второго элемента ИЛИ подключен к инверсному входу третьего элемента И и через одновибратор — к входу уста- 25 новки триггера, вход триггера подключен к общей шине логического нуля, выход третьего элемента И подключен к К-входу и к синхронному входу триггера, выход триггера подключен к второму входу первого элемента ИЛИ и к инверсному входу четвертого элемента

И, выход которого подключен к прямому входу второго и к Первому входу пятого элементов И, выход пятого элемента И подключен к синхровходам триггеров каналов, выход элемента

ИЛИ-НЕ подключен к прямому входу четвертого элемента И, к входам разрешения записи регистра запроса и входного регистра, первый синхровход системы устройства подключен к входам sanucu регистра запроса и входного регистра, а также к прямому входу первого элемента И, второй синхровход системы подключен к вторым входам первых элементов И, второй синхровход системы подключен к вторым входам первых элементов И и к входам sa— пуска одновибраторов каналов, к второму вуоду пятого элемента И, выход второго элемента И является разрешающим выходом системы, выход второго элемента И К-го канала (К=2, N-1) соединен с К-ми входами вторых элементов всех каналов с (K+))-ro no

N-й, 1494005

Составитель М.Сорочан

Редактор А,Ревин Техред П.Сердюкова Корректор С.Шекмар

Заказ 4lll/45 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101