Аналого-цифровой преобразователь последовательного приближения

 

Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано для преобразования непрерывных сигналов в цифровой код. Изобретение позволяет повысить быстродействие аналого-цифровых преобразователей последовательного приближения за счет исправления динамической ошибки, допущенной при сравнении старших разрядов ЦАП и исключения повторного их включения при коррекции их кода. На сравнивающее устройство поступает входной сигнал с выхода ЦАП. В исходном состоянии распределитель тактовых импульсов устанавливает в единицу первые управляющие ячейки старших и младших разрядов и включаются соответствующие разряды ЦАП. Управляющая ячейка удерживает включенным первый разряд в группе младших разрядов ЦАП пока происходит сравнение старших разрядов ЦАП, после этого на дополнительную управляющую ячейку поступает единица с распределителя и включается дополнительный разряд ЦАП. Наличие дополнительного разряда ЦАП позволяет исправлять динамические ошибки, допущенные при сравнении старших разрядов, сигнал коррекции кода старших разрядов поступает с выхода дополнительной управляющей ячейки на вход схемы переноса единицы. 2 з.п. ф-лы, 1 ил.

ц) 4 Н 03 N 1/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВМДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

По ИЭОЮПЕНИЯМ И ОТНЩПИНИ

Пж ГННТ СССР (21) 4367438/24-24 (22) 02. 1 2. 87 (46) 07.08.89. Бюл. N - 29 (72) Е.А, Рябов, Д.В. Сотский и Б.Г. Федорков (53) 681. 325 (088. 8) (56) Бахтиаров Г.А. и др, Аналогоцифровые преобразователи. — M.: Со-, ветское радио, 1980, ".. 173.

Авторское свидетельство СССР и 293297, кл. Н 03 M 1/38, 1971. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО ПРИБЛИЖЕНИЯ (57) Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано для преобразования непрерывных сигналов в цифровой код. Изобретение позволяет повысить быстродействие аналогоцифровых преобразователей последова-. тельного приближения за счет исправления динамической ошибки, допущенной при сравнении старших разрядов ЦАП

Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано в устройствах преобразования непрерывного сигнала в цифровой код.

Цель изобретения — повьппение быстродействия.

На чертеже приведена функциональная блок-схема сменного аналого-цифрового преобразователя (АЦП) последовательного приближения.

Преобразователь содержит тактовый генератор 1, распределитель 2 такто.,SU.„1499496 А 1

2 и исключения повторного их включения при коррекции их кода. На сравнивающее устройство поступае входной сигнал с выхода ЦАП. В исходном состоянии распределитель тактовых импульсов устанавливает в единицу первые управляющие. ячейки старших и младших разрядов и включаются соответствующие разряды ЦАП, Управляющая ячейка удерживает включенным первый разряд в группе младших разрядов ЦАП пока происходит сравнение старших разрядов ЦАП, после этого на дополнительную управляющую ячейку поступает единица с распределителя и включается дополнительныи разряд ЦАП. Наличие дополнительного разряда ЦАП позволяет исправлять динамические ошибки, допущенные при сравнении старших разрядов, сигнал коррекции кода старших разрядов поступает с выхода дополнительной управляющей ячейкн на вход схемы переноса единицы. 2 з.п. ф лы 1 ил вых импульсов, сравнивающее устройство 3, цифроаналоговьп преобразователь (ЦАП) 4, управляющие ячейки 5-7 старших разрядов, управляющие ячейки

8 и 9 младших разрядов, управляющую ячейку 10 дополнительного разряда, D-триггер 11, элемент ИЛИ 12 управ ляющей ячейки 5 старшего разряда, D-триггер 13, элемент ИЛИ 14, элемент И 15 в управляющих ячейках 6-10 остальных разрядов, инвертор 16, элемент ИЛИ 17, элементы 18-20 пере« носа единицы.

1499496

Управляющие ячейки разрядов и распределитель тактовых импульсов выполненный, например, аналогично известному.

Преобразователь работает следу ющим образом.

В исходном состоянии на всех прямых выходах распределителя 2 тактовых импульсов — состояние логического 10 нуля, а на инверсных выходах — состояние логической единицы, логической единицей с инверсного выхода первого разряда распределителя 2 через элемент ИЛИ 12 управляющей ячейки 5. 15 первого старшего разряда включен первый старший разряд ЦАП 4, одновременно логическим нулем с прямого выхода третьего разряда распределителя 2 через инвертор 16, элемент 20

ИЛИ 17 и управляющую ячейку 8 первого младшего разряда включен также первый разряд в группе младших разрядов ЦАП 4. При этом сравнивающее устройство 3 сравнивает входной сигнал АЦП с выходным сигналом ЦАП 4.

Если, например, уровень входного сигнала АЦП больше, тогда с выхода сравнивающего устройства 3 поступает логическая единица на вход D-триггера 11 управляющей ячейки 5 первого старшего разряда.

С приходом на вход распределителя 2 с тактового генератора 1 первого тактового импульса на прямом вы- 35 ходе первого разряда распределителя

2 устанавливается логическая едининица, которая через элемент И 15 управляющей ячейки 6 включает второй старший разряд ЦАП 4, одновремен-40 но логический нуль с инверсного выхода первого разряда распределителя 2 переводит D-триггер 11 управляющей ячейки 5 первого старшего разряда в режим хранения информации, 45 логическая единица с выхода П-триггера 11 через элемент ИЛИ 12 оставляет включенным первый разряд ЦАП 4.

Сравнивающее устройство 3 вновь сравнивает входной сигнал АЦП с вы- 50 ходным сигналом ЦАП 4, На втором такте логическая едини ца с прямого выхода второго разряпа распределителя 2 через управляющую ячейку 7 включит следующий третий старший разряд ЦАП 4 и одновременно переведет на хранение D-триггер 13 управляющей ячейки 6 второго старшего разряда, с выхода D-триггера 13 логический сигнал в зависимости от результата сравнения сранивающего устройства 3 через элементй .ИЛИ 14 и И 15 выключит или оставит включенным второй разряд ЦАП 4. Таким образом, осуществляется процедура после- довательного кодирования группы старших разрядов АЦП при постоянно включенном первом разряде в группе младших разрядов ЦАП 4. Результат кодирования старших разрядов с выходов управляющих ячеек 5-7 поступает на входы элементов 18-20 переноса единицы.

На третьем такте логическая единица с прямого выхода третьего разряда распределителя 2 через дополнительную управляющую ячейку 10 вклю чит дополнительный разряд ЦАП 4 и одновременно через инвертор 16, эле-; мент ИЛИ 17 и управляющую ячейку 8 выключит первый в группе младших разрядов ЦАП 4.

Сравнивающее устройство 3 сравнивает входной сигнал с сигналом с выхода ЦАП 4, если, например, уровень входимого сигнала больше, дополнительный разряд ЦАП 4 остается включенным, при этом единица с выхода управляющей ячейки 10 поступит на второй вход элемента 20 переноса единицы и произойдет коррекция выходного кода старших разрядов АЦП на выходах переноса элементов 18-20 переноса единицы. При этом код на выходах управляющих ячеек 5-7 старших разрядов и, следовательно, на входе старших разрядов ЦАП 4 не изменится, На следующем такте включается первый разряд в группе младших разрядов и продолжается процедура последовательного приближения и кодирования младших разрядов АЦП. Таким образом, в предлагаемом АЦП происходит исправление динамической ошибки, допущенной при сравнении старших разрядов

ЦАП 4, не превышающей по величине половину веса дополнительного разряда. При этом в процессе коррекции не происходит повторного переключения старших разрядов ЦАП. Это исключает необходимость затраты дополнительного времени на установление пе реходных процессов старших разрядов

ЦАП и, соответственно, позволяет повысить быстродействие АЦП.

5 149949

Формула изобретения

1. Аналого-цифровой преобразователь последовательного приближения, содержащий цифроаналоговый преобразователь, тактовый генератор, выход которого соединен с входом распределителя тактовых импульсов, первую, вторую и третью управляющие ячейки старших разрядов, первую и вторую управляющие ячейки младших разрядов, управляющую ячейку дополнительного разряда, первый, второй и третий элементы переноса едпницьа, инвертор и 15 сравнивающее устройство, первый вход которого является шиной преобразуемого сигнала, второй вход соединен с выходом цифроаналогового преобразователя, первые входы управляющих 20 ячеек старших, дополнительного и младших разрядов соединены соответственно с первым, вторым, третьим, четвертым, пятым и шестым инверсными выходами распределителя тактовых 25 импульсов, а их выходы — с соответствующими входами цифроаналогового преобразователя, выходы управляющих ячеек младших разрядов являются выходной шиной младших разрядов, о т- 30 л и ч а ю шийся тем, что, с целью повышения быстродействия, в него введен элемент ИЛИ, первый вход которого соединен с выходом инвертоp8. BbIxop, сравнивающего устройства соединен со вторыми входами управляющих ячеек старших, младших и дополнительного разрядов, третьи входы второй и третьей управляющих ячеек старших и дополнительного разрядов соедине- 40 ны соответственно с первым, вторыми третьим прямыми выходами распределителя импульсов, четвертый и пятый прямые выходы. которого соединены соответственно со вторым входом элемен- 45 та ИЛИ и третьим входом второй управляющей ячейки младших разрядов, выход элемента ИЛИ соединен с третьим входом первой управляющей ячейки

6 младших разрядов, третий прямой выход распределителя импульсов соединен с входом инвертора, выходы первой, второй и третьей управляющих ячеек старших разрядов соединены с первыми входами первого, второго и третьего элементов переноса единица соответственно, вторые входы первого и второго элементов переноса единицы соединена соответственно с первыми выходами второго и третьего элементов переноса единицы, выход управляющей ячейки дополнительного разряда соединеп с вторым входом ,третьего элемента переноса единицы, первый выход первого и вторые выходы второго и третьего элементов переноса единицы являются выходной шиной старших разрядов.

2, Преобразователь по п. 1, о т— л и ч .а ю шийся тем, что первая управляющая ячейка старшего разряда выполнена на П-триггере и элементе

ИЛИ, первый вход которого объединен с С-входом D-триггера и является первым входом управляющей ячейки, вторым входом которой является В-вход

D-триггера, выход которого соединен с вторым входом элемента ИЛИ, выход которого является выходом управляющей ячейки.

3. Преобразователь по п. 1, о тл и ч а ю шийся тем, что вторая и третья управляющие ячейки старших разрядов, дополнительного разряда и младших разрядов выполнены каждая на D-триггере и элементе ИЛИ, элементе первый вход которого объединен с С-входом D-триггера и является первым входом управляющей ячейки, вторым входом которой является D-вход

D-триггера, выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с первым входом элемента И, второй вход которого является третьим входом управляющей ячейки, выход элемента И является выходом управляющей ячейки.

1499496

Составитель Н. Козлов

Техред М.Дидык Корректор С. Черни

Редактор И. Шулла

Заказ 4707/55 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101