Устройство для обращения к общей многомодульной памяти

 

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах с общей многомодульной памятью. Целью изобретения является расширение функциональных возможностей устройства путем изменения адреса основного модуля памяти на адрес резервного при отказе основного модуля памяти. Устройство для обращения к общей многомодульной памяти содержит арбитр запросов, коммутатор, группу мультиплексоров по числу разрядов адреса модулей памяти, группу элементов И-НЕ по числу разрядов кода подмены, элемент И, дешифратор обращения и дешифратор кода подмены. При обращении к отказавшему модулю памяти в устройстве обеспечивается автоматическое преобразование адреса отказавшего модуля памяти в адрес резервного, а при формальном обращении по адресу резервного модуля его адрес преобразуется в код подмены или остается неизменным при нулевом коде подмены, свидетельствующем об исправности всех основных модулей. 1 ил.,1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (1!) (50 4 G 06 F 12/00, 11/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4374883/24-24 (22) 01.02.88 (46) 15.08.89. Бюл. 30 (72) А.М.Бойкевич и В.Г.Захаров (53) 681.3(088.8) (56) Авторское свидетельство СССР 1(729589, кл. G 06 -F 13/06, 1978.

Авторское свидетельство СССР

М 1425669, кл. G 06 Р 9/46,.1986. (54) УСТРОЙСТВО Д11Я ОБРАЩЕНИЯ К ОБ.ЩЕЙ МНОГОМОДУЛЬНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть исиользовано в многопроцессорных системах с общей многомодульной памятью.

Целью изобретения является расшире.ние функциональных возможностей устройства путем изменения адреса ос новного модуля памяти на адрес реИзобретение относится к вычислительной технике и может быть исполь- зовано в многопроцессорных вычислительных системах с общей многомодульной памятью.

Цель изобретения — расширение функциональных возможностей устройства путем изменения адреса основного модуля памяти на адрес резервного при отказе основного модуля памяти.

На чертеже представлена схема устройства.

Устройство содержит арбитр 1 запросов, коммутатор 2, шину 3 логичес" кого нуля, группу мультиплексоров

- 4-6 по числу разрядов адреса модуля

2 зервного при отказе основного модуля памяти, Устройство для обращения к общей многомодульной памяти содержит арбитр запросов, коммутатор, группу мультиплексоров по числу разрядов адреса модулей памяти, группу элементов

И-НЕ по числу разрядов кода подмены, элемент И, дешифратор обращения и дешифратор кода подмены. При обращении к отказавшему модулю памяти в устройстве обеспечивается автоматическое преобразование адреса отказавшего модуля памяти в адрес резервного, а при формальном обращении по адресу резервного модуля его адрес преобразуется в код подмены или остается неизменным при нулевом коде подмены, свидетельствующем об исправности всех основных модулей. 1 ил., 1 табл. памяти, дешифратор 7 обращения, дешифратор 8 крда подмены.,элемент И 9, группу элементов И-НЕ 10 по числу, разрядов кода подмены, входы 11 запросов, входы 1 2 адресов модулей памяти, входы 13 прямых значений кода .;подмены, входы 14 инверсных значений кода подмены, выходы 15 сигналов обращения, выходы 16 ответных сигналов.

Предлагаемое устройство осущест" вляет приоритетное обращение к модулям общей памяти, обеспечивая при обращении режим со скользящим реэервированием, Это означает, что среди множества модулей памяти, количество

3 1501 которых определяется разрядностью адреса модуля, выделен один модуль в качестве резервного ° В случае отказа одного из основных модулей он автоматически (с помощью преобразования адресов) заменяется резервным модулем.

Необходимость подмены задается любым значением кода подмены за исключением нулевого значения.

Количество разрядов кода подмены такое же, как у адреса модуля; значение кода подмены указывает адрес отказавшего модуля.

В случае обращения к отказавшему

° модулю его адрес должен быть преобразован в адрес резервного, На чертеже показан частный случай реализации преобразованного адреса при подмене, когда количество модулей памяэ ти равно. (2 -1), что соответствует трем разрядам адреса модуля. При этом адрес резервного модуля равен

"111". Для реализации подмены введен дешифратор 8 кода подмены на восемь выходов, три мультиплексора и три элемента И-НЕ с элементом И. Правила подмены (или преобразования) адреса иллюстрируются таблицей.

Преобразованный адрес

Физич, Адрес номер модуля модуля

Код подмены

001

011

100

101

110

При равенстве кода подмены "11!" преобразования адреса не происходит, как и при нулевом значении.

2

4

6

1

2

3

4

5

6

001

011

101

111

001

1 11

111 .011

111

111

101

111

111

001

011

101

111

lll

001

111

ill

0ll

111.

111

101

111

II0

069

Устройство работает следующим образом, При появлении одновременно нескольких запросов на входах 11 арбитра 1 запросов последний выдает ответный сигнал процессору по одному из выходов 16 и этим же сигналом открывает коммутатор 2 для пропускания адреса, требуемого данным процессором модуля памяти. Выбранный коммутатором 2 адрес модуля поступает на соотг ветствующие управляющие входы мультиплексоров 4-6. Если все разряды кода подмены равны нулю, прямые выходы дешифратора 8 кода подмены, соответствующие кодам подмены, также находятся в нулевом состоянии. Эти выходы так подключены к информационным входам мультиплексоров 4-6, что на выходах последних образуется адрес требуемого модуля памяти без преобразования. То же самое происходит, если код подмены равен "111". Полученный адрес (без преобразования кодом подмены) поступает на дешифратор 7 обращения, который формирует .сигнал обращения на соответствующем выходе 15, При этом элемент И 9 запрещает прохождение инверсного кода подмены на старшие информационные входы мультиплексоров 4-6 посредством запирания элементов И-HE. 10.

При другом значении кода подмены (например, "001") при обращении к первому модулю памяти дешифратор 8 соответствующим выходом, значение которого станет равным "1", обеспечивает значение "1" на выходах мультиплексоров 4 и 5. В результате на вход дешифратора 7 обращения поступает код "!11" и осуществляется обращение к седьмому (резервному) модулю вместо первого модуля, Аналогичный процесс происходит и при.любом другом значащем коде подмены, Формирование кода подмены может осуществлять ся одним из центральных процессоров, на который разложены функции диагностики и выявления факта отказа модулей подмены.

Предложенное устройство при обращении с подменой обладает свойством симметрии, поскольку при формальном обращении к резервному модулю адрес

"111" преобразуется в указанный в коде подмены, Такое преобразование осуществляется с помощью элементов

И 9 и И-НЕ 10, I5

Если все модули основной памяти исправны, т. е. код подмены нулевой, то при формальном обращении по адресу "ill" преобразования адреса не происходит.

@ о р м у л а и з,о б р е т е н и я

Составитель В.Красюк

Редактор Л.Пчолинская Техред М.Ходанич Корректор М,Иароши

Заказ 4870/46 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва; Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент", г. Ужгород, ул. Гагарина, 101

Устройство для обращения к общей многомодульной памяти, содержащее арбитр запросов, коммутатор и дешифратор.обращения, причем выход арбитра запросов является выходом ответных сигналов устройства и соединен с управляющим входом коммутатора, информационный вход которого является входом адреса модулей памяти устройства, выход дешифратора обращения является выходом сигналов обращения устройства, входы арбитра запросов являются входами запроса устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства путем изменения адреса основного модуля памяти на адрес резервного при отказе основного модуля памяти, в него введены группа мультиплексоров, дешифратор

01069 е кода подмены, элемент И и группа элемен то в И вЂ” НЕ, причем выходы мультиплексоров группы соединены с входами

5 дешифратора обращения, управляющие входы мультиплексоров группы соединеHbl с выходами коммутатора, информационные входы с первого по К-й P-ro мультиплексора группы (K-log@M, где

М вЂ” число модулей памяти; P=l М) соединены с P-м управляющим входом мультиплексора группы, вход прямых значений кода подмены устройства соединен с входом дешифратора кода подмены, прямой выход которого соединен с информационными входами мультиплексоров группы, с К-го по (М-2)-й, (M-1)-е информационные входы которых соединены с шиной логического нуля

Zp устройства, инверсные выходы дешифратора кода подмены соединены с входами элемента И, выход которого соединен с первыми входами элементов

И-НЕ группы, выходы которых соедине25 ны с M-ми информационными входами соответствующих мультиплексоров группы, вход инверсных значений кода подмены устройства соединен с вторыми входами элементов И-HE группы.