Устройство буферной памяти

 

Изобретение относится к цифровой вычислительной технике. Цель изобретения - повышение надежности за счет контроля достоверности записанной информации. Устройство содержит счетчики 1 и 2 адреса, блоки 3 и 4 памяти, генератор 5 импульсов, вход 6 запуска устройства, триггер 7, элементы И 8...17, элементы ИЛИ 18...25, элементы И 26, 27, схемы 28 и 29 сравнения, триггеры 30, 31, элементы 32, 33, 34 задержки, формирователи 35, 36 короткого импульса по фронту. Контроль достоверности записанной информации осуществляется благодаря тому, что сразу после записи информации в блок 3, т.е. одновременно по спаду импульса, на выходе элемента И 8 устанавливается в ноль триггер 30 и закрывает элемент И 8. При этом элемент И 10 через элемент ИЛИ 20 пропускает импульс частоты считывания со второго выхода генератора 5. Этот импульс проходит через элемент ИЛИ 24 на вход "Выбор кристалла" блока 3 и проходит считывание информации, которая только что была записана в блок 3, т.к. адрес ячейки записи еще не изменился, а записываемая информация еще хранится на Д 1-входе блока 3. Считываемая информация с блока 3 поступает на схему 28 сравнения и сравнивается с информацией на Д 1-входе. В случае совпадения информации открывается элемент И 16 с выхода схемы 28 сравнения и импульс частоты считывания поступает через элемент ИЛИ 22 на вход счетчика 1. Исчезновение импульса частоты считывания изменяет состояние счетчика 1, и изменяется адрес в блоке 3. Отсутствие сигналов на входе схемы 28 указывает на неисправность блока 3 и на необходимость переключения блока 3 на резервную зону. 1 ил.

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5))4 G 06 F )3/00 )2/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4343750/24-24 (22) 06.10.87 (46) 15.07.89. Бюл. )г -. 26 (72) В.Н,Бессмертный, В,В.Сбариков и Г.З,Теодорович (53) 621.325(088.8) (56) Авторское свидетельство СССР

М 1325494, кл. С 06 F 13/00, 1986.

Авторское свидетельство СССР по заявке М 4174361/24, кл. G 06 F 13/00, 1987 ° (54) УСТРОЙСТВО БУФЕРНОЙ 1!АМЯТИ (57) Изобретение относится к цифровой вычислительной технике. Цель изобретения — повьш(ение надежности за счет контроля достоверности за„„SU„1494010 А 1

2 писанной информации. Устройство содержит счетчики 1 и 2 адреса>.блоки 3 и

4 памяти, генератор 5 ияпульсов, вход.

6 запуска устройства, триггер 7, элементы И 8-17, элементы ИЛИ 18-25, элементы И 26 27 скемы 28 и 29 сравнения, триггеры 30, 31, элементы 32, 33, 34 задержки, формирователи 35, 36 короткого импульса по фронту, Контроль достоверности записанной информации осуществляется благодаря тому, что сразу после записи информации в блок 3, т.е. одновременно по спаду импульса, на выходе элемента И 8 устанавливается в ноль триго.. гев 30 и закрывает элемент И 8. При

1494010 информацией на Р1-входе, В случае совпадения информации открывается элемент И 16 r выхода схемы 28 срав5 пения и импульс частоты считывания поступает через элемент ИЛИ 22 на вход счетчика 1. Исчезновение импульса частоты считывания изменяет состояние счетчика 1 и изменяется адрес в блоке 3. Отсутствие сигналов на входе схемы 28 указывает на неисправность блока 3 и на необходимость переключения блока 3 на резервную зону. 1 ил.

Изобретение относится к цифровой вычислительной технике, в 20 частности к устройствам для сопряжения с памятью, и может быть использовано для построения систем, с быстродействующей памятью.

Цель изобретения — повышение надежности устройства за счет контроля достоверности записанной информации, На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит счетчики l u

2 адреса, блоки 3 и 4 памяти, гене.ратор 5 импульсов, вход 6 запуска устройства, триггер 7, элементы

И 8-17, элементы ИЛИ 18-25, элементы И 26 и 27, схемы 28 и 29 сравнения, триггеры 30 и 31, элементы 32-34 задержки и формирователи 35 и 36 короткого импульса, которые запускаются по фронту, 40

Устройство работает следующим образом.

Информация, подлежащая запйси по входу Dl в блоки Зи 4 памяти привязывается к сигналу запуска по входу 6 45 и при необходимости может быть синхронизирована импульсами частоты записи, поступающими с первого выхода ге— нератора 5 (Hp г1оказано),.

Сигнал запуска ио входу 6 используется также для синхроггизации счетчиков 1 и 2.

Сигнал на единичном выходе триггера 7 соответствует режиму записи для блока 3 и режиму считывания для блока 4, а сигнал на инверстном выходе триггера 7 соответствует режиму считывания блока 3 и режиму записи для блока 4, 30 этом элемент И 10 через элемент 11111

20 пропускает импульс частоты считываиия со второго выхода генератора

5. Этот импульс проходит через элемент ИЛИ 24 на вход "Выбор кристалла" блока 3 и проходит считывание информации, которая только что была записана в блок 3, т ° к. адрес ячейки записи еще не изменился, а записываемая информация еще хранится на Dl входе блока 3. Считываемая информация с блока 3 поступает на схему ?8 сравнения и сравнивается с

В момент установки счетчиков 1 и 2 и триггера 7 сигналом запуска по входу Ь срабатывает по фронту сигнала с выхода триггера 7 формирователь

35, импульсный сигнал с выхода которого принудительно устанавливает триггер 30 в единичное состояние.

В режиме записи информации для блоков 3 и 4 импульсы частоты записи с генератора 5 поступают через соответственно открытые элементы И 8 и 11, При этом команда записи для каждого блока памяти разбивается на два канала: управление ио входу "3aпись-считывание" и по входу "Выбор кристалла", Для блока 3 команда записи в виде импульсной частоты записи проходит через элементы 32 и 34 задержки, причем время срабатывания элемента 34 задержки больше времени срабатывания элемента 32 задержки в результате чего обеспечивается задержка управления по входу

"Выбор кристалла по отношению к Вхо ду "запись-считывание" в момент прихода импульса частоты записи с выхода генератора 5. По окончании импульса частоты записи с выхода генератора

5. По окончании импульса частоты записи элемент И 12 закрывается, в результате чего срабатывает элемент

32 задержки, время срабатывания которого равно времени срабатывания элементов И 12 и ИЛИ 24, следовательно исчезновение сигналов управления по входам "Запись-считывание" и нВыбор кристалла" происходит одновременно.

Одновременно по спаду импульса на выходе элемента И 8 устанавливается в

"0" триггер 30, в результате чего закрывается элемент И 8 и разрешается

1494010 работа элемента И IО, который пропускает импульс частоты считывлния с второго вь!хода генератора 5. Этот иьпульс проходит через элемент ШП1 24 на вход Выбор кригтлл!!л блока 3, в результате чего происходит считывание информации, которая только что была записана в блок 3, так как адрес ячейки записи еще не изменился, а записываемая инфс>рмация ещ!е хранит— ся на 01-входе блока 3. Считываемая информация с блока 3 поступает на схему 28 сравнения и сравнивается с информацией на DI-входе. В случае совпадения информации сигналом с выхода схемы 28 сравнения открывается элемент И 16 и импульс частоты считывания поступает через элемент ИЛИ 22 на вход счетчика 1. Исчезновение импульса частоты считывания изменяет состояние счетчика 1, что соответствует изменению адреса в блоке 3. Одновременно сигнал с выхода элемента

И 16 через элемент ИЛИ 18 устанавливает в "1" триггер 30, открывая элемент И 8 для прохождения импульсов частоты записи по новому адресу в блоке 3.

Отсутствие сигналов на выходе схемы 28 сравнения в момент записи информации указывает нл неисправность блока 3 и на необходимость переключения блока 3 на резервную зону, которая подключается к работе сменой потенциала на выходе резервирования.

В режиме считывания блока 3 импульcb! частоты считывания с другого. выхода генератора 5 проходят через открытый элемент И 10 сигналом с инверсного выхода триггера 7 через элемент

ИЛИ 20, при этом счетчики 1 срабатывает от импульсов частоты считывания через открытый элемент И 14.

Аналогичным образом работает в режиме записи или считывания блок 4.

Формул а изобретени я

Устройство буфс рной памяти, ñîäåðжащее два блока плмяти, двл счетчика адреса, первыи триггер, генератор импульсов, три э.1-:ементл задержки, шесть элементов 11 и цвл и!еиента VdX, вход синхрониз;!ции !!ернс го триггера является входом злпус.кл устройства и соединен с вхоцлми ебр

5 соединен с первым входом, первого элемента И, второй вход которого соединен с первым выходом генератора импульсоз и первым входом второго элемента И, выход первого элемента И соединен с первым входом третьего элемента И и через первый элемент задержки с входом чтения-записи первого блока памяти, выход второго элемента И соединен с первым входом четвертого элемента И и через второй элемент задержки с входом чтения-записи второго блока памяти, первый выход генератора импульсов соединен через третисй элемент задержки с вторыми входами третьего и четвертого элементов И, выходы которых соединены с первыми входами первого и второ» го элементов ИЛИ соответственно, вы25 ходы которых соединены с входами

"Выборка кристалла первого и второгп блоков памяти соответственно, второй выход генератора импульсов соединен с первыми входами пятого и шес ц того элементов И, выходы которых соединены с вторыми входами первого и второго элементов ИЛИ соответственно отличлющеесятем,что, с целью повышения надежности за счет контроля достоверности записанной информации, в него введены два формирователя коротких импульс соВ, двл триггера, несть элементов ИЛИ, шесть элементов И и две схемы с рлвнения, при»

4< чем прямой и инверснь1й вых 1цы первого триггера соецинены через первый и второй формирователи коротких импульсов с входами установки в "1 второго и третьего триггеров соответственно1 ин4 инверсный вл!хоц первого тригrepa сое динен с вторым вхс дом второго элемента И, прямые выходы второго и, третьего триггеров соединены с третьими входами первого и второго элементов

И соответственно, выходы которых соединены с первыми входлми третьего и четвертого элементов ИЛИ, выходы которых соединены с входами установ11 11 ки в 0 втор!!го и третьего триггеров соответетвенно1 инвс рсный. и пряM()A выходы перешагo триггера соединены с первыми входлми пятого и шестого элементов ИЛИ соотвс тс твенно, вторые входы которых соец!шс!!ь! с инверсными

1494010

Составитель В.Бородин

Редактор А.Ревин Техред Л.Сердюкова Корректор М.Васильева

Заказ 4111/45 . Тираж 668 Годписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 выходами третьего и второго триггеров соответственно, выходы пятого и шестого элементов ИЛИ соединены с вторыми входами шестого и пятого эле5 ментов И соответственно, выход пятого элемента И соединен с первыми входами седьмого и.восьмого элементов

И, выход шестого элемента И вЂ” с первыми входами девятого и десятого эле- 10 ментов И, прямой и инверсный выходы первого триггера — с вторыми входами десятого и восьмого элементов Е соответственно, выходы восьмого и десятого элементов И вЂ” с первыми 15 входами седьмого и восьмого элементов ИЛИ соответственно, выход седьмого элемента И вЂ” с вторыми входами третьего и седьмого элементов

ИЛИ, выход девятого элемента И вЂ” с gp вторыми входами четвертого и восьмого элементов ИЛИ, выходы седьмого, и восьмого элементов ИЛИ вЂ” со счетными входами первого и второго счетчиков адреса соответственно, выходы 25 первой и второй схем сравнения — с вторыми входами седьмого и девятого элементов И соответственно, информационные входы первого и второго блоков памяти являются первым и вторым информационными входами устройства и соединены с первыми входами первой и второй схем сравнения соответственно, выход первого блока памяти соединен с вторым входом первой схемы сравнения и первым входом одиннадцатого элемента И, выход второго блока памяти — с вторым входом второй схемы сравнения и первым входом двенадцатого элемента И, прямой и инверсный выходы первого триггера — с вторыми входами двенадцатого и одиннадцатого элементов И соответственно, выходы одиннадцатого и двенадцатого элементов И являются первым и вторым информационными выходами устройства соответственно старшие разряды адресного входа первого и второго блоков памяти являются входами резервирования устройства.