Генератор импульсов с изменяющейся частотой

 

Изобретение может быть использовано в цифровых имитаторах сигналов частотных датчиков, в качестве генератора частотной развертки панорамных анализаторов. Цель изобретения - расширение функциональных возможностей за счет задания диапазона и скорости изменения частоты формируемой импульсной последовательности, которая достигается введением задатчика 13 скорости изменения частоты, который устанавливает на выходах блока 1 генераторов и задатчиков 11,12 максимальную и минимальную частоты. Частоты через переключатель 4 задают начальные значения суммирующего интегратора 5. Граница изменения частотного диапазона определяется блоком 8 сравнения. Задатчик 14 режима работы через блок 9 управления устанавливает режим работы генератора. Генератор содержит также переключатели 2,3, вычитающий интегратор 6, блок 7 сравнения, выходную шину 10. 1 з.п. ф-лы. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 Н 03 К 3/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPGKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР

1 (2! ) 4234376/24-21 (22) 22.04.87 (46) 23.08.89. Бюл. К 31 (71) Куйбышевский авиационный институт им. акад. С.П.Королева (72) В.А.Медников (53) 621.373.44(088.8) (56) Ава орское свидетельство СССР

В 598222, кл. Н 03 К 3/84, 1976.. Я0 150 А1

2 (54) ГЕНЕРАТОР ИМПУЛЬСОВ С ИЗМЕНЯЮЩЕЙСЯ ЧАСТОТОЙ (57) Изобретение может быть использовано в цифровых имитаторах сигналов частотных датчиков, в качестве генератора частотной развертки панорамных анализаторов. Цель изобретения— расширение функциональных возможностей за счет задания диапазона и ско3 150 5060 рости изменения частоты формируемой импульсной последовательности, которая достигается введением эадатчика 13 скорости изменения частоты, который устанавливает на выходах блока 1 генераторов и эадатчиков 11 и

12 максимальную и минимальную частоты. Частоты через переключатель 4 задают начальные значения суммирующего

4 интегратора 5. Граница изменения частотного диапазона определяется блоком

8 сравнения. Задатчик 14 режима работы через блок 9 управления устанавливает режим работы генератора. Генератор содержит также переключатели

2, 3, вычитающий интегратор 6, блок 7 сравнения, выходную шину 10. 1 э.п. ф-лы, 3 HJI

Изобретение относится к импульсной технике и может быть использовано в цифровых имитаторах сигналов частотных датчиков в качестве генератора частотной развертки панорамных анализаторов спектра для проверки статистических и динамических свойств цифровых умножителей и сигнализато-. ров частоты.

Целью изобретения является расширение.функциональных возможностей за счет задания диапазона и скорости изменения частоты формируемой импульсной последовательности.

Ва фиг.1 представлена функциональ- 30 ная схема генератора импульсов с изменяющейся частотой; на фиг.2 — временные диаграммы; поясняющие его работу; на фиг.3 — временные диаграммы выходной частоты для различных ре- 35 жимов работы.

Генератор содержит блок 1 генераторов, переключатели 2-4, суммирующий интегратор 5, вычитакнций интегратор 6, блоки 7 и 8 сравнения, блок 9 40 управления, выходную шину 10, задатчик 11 максимальной частоты, эадатчик

12 минимальной частоты, задатчик 13 скорости изменения частоты, задатчик

14 режима работы. 45

Первый выход блока 1 генераторов соединен с первыми входами переключателей. 2 и 3. Второй выход блока 1 генераторов соединен с вторыми входами переключателей 2 и 3. Выход переключателя 2 соединен с первыми входами блока 9 управления и суммирующего интегратора 5, второй вход которого соединен с выходом переключателя 4 и первым входом блока 8 сравнения.

Выход суммирующего интегратора 5 соединен с вторым входом блока 8 сравнения и первым входом вь читающего интегратора 6,.второй вход которого соединен с выходом переключателя 3 и вторым входом блока 9 управления, третий вход которого соединен с выходом блока 7 сравнения, первый вход которого соединен с выходом вычитающего интегратора 6, а второй вход с общей шиной. Выход блока 8 сравнения соединен с четвертым входом блока

9 управления, пятый и шестой входы которого соединены с соответствующими выходами Задатчика 14 режима работы.

Задатчики 11 и 12 максимальной и минимальной частот соединены соответственно с первым и вторым входами переключателя 4, третий вход которого соединен с третьими входами переключателей 2 и 3 и первым выходом блока

9 управления, второй выход которого соединен с третьим входом суммирующего интегратора 5, четвертый вход которого соединен с третьим выходом блока 9 управления, четвертый выход которого соединен с пятым входом суммирующего интегратора 5. Пятый выход блока 9 управления соединен с выходной шиной !0 и третьим входом вычитающего интегратора 6, четвертый вход которого соединен с шестым выходом блока 9 управления. Первый и второй выходы задатчика 13 скоррсти изменения частоты соединены с соответствующими первым и вторым входами блока 1 генераторов.

Блок 1 генераторов содержит управляемые делители 15 и 16, источник !7 опорных сигналов. Первые входы управляемых делителей 15 и 16 являются соответственно первым и вторым входами, а их выходы — первым и вторым выходами блока 1 генераторов. Выход источника 17 опорных сигналов соединен с вторыми входами управляемых делителей 15 и 16 °

5 150306

Блок 9 управления содержит элементы И 18-21, элемент ИЛИ 22, триггер 23, D-триггер 24, RS-триггеры 25 и 26, формирователи 27 и 28 импульсов, инвертор 29.

Выход элемента И 18 соединен с входом установки триггера 23, прямой выход которого является первым выходом блока 9 управления и соединен с первым входом элемента И 21, второй вход которого является четвертым входом блока 9 управления и через инвертор 29 соединен с первым входом элемента И 20, второй вход которого соединен с инверсным выходом триггера 23, вход предустановки которого соединен с выходом элемента И 19, первый вход которого является пятым входом блока 9 управления. Выход зле- 20 мента И 21 соединен с первым входом элемента ИЛИ 22, второй вход которого соединен с выходом элемента И

20, третий вход которого соединен с гретьим входом элемента И 21, инверс- 25 ным выходом RS-триггера 26 и является пятым выходом блока 9 управления.

Первый выход формирователя 28 импульсов соединен с входом установки RSтриггера 26, вход предустановки которого соединен с входом предустановки RS-триггера 25 и является третьим входом блока 9 управления ° Второй выход формирователя 28 импульсов соединен с вторыми входами элементов И 18 и 19, первым входом D-триггера. 24 и является третьим выходом блока 9 управления. Первый вход формирователя 28 импульсов является вторым входом блока 9. управления, шестой выход которого является третьим выходом формирователя 28 импульсов, второй вход которого соединен с прямым выходом RS-триггера 26. Первый вход формирователя 27 импульсов является первым входом блока 9 управления, а его второй вход соединен с прямым выходом RS-триггера 25, вход установки которого соединен с выходом формирователя 27 импульсов. Ин50 версный выход RS-триггера 25 является вторым выходом блока 9 управления. -B..

Выход элемента ИЛИ 22 соединен с вторым входом D-триггера 24.

Формирователи 27 и 28 импульсов имеют одинаковую функциональную схему и содержат счетчик 30 (31), дешифратор 32 (33), Вьссоды счетчика 30 соединены с. соответствующими входами ае0

6 шифратора 32, выход которого является выходом формирователя 27 импульсов. Счетный вход счетчика 30 является первым входом формирователя 27 импульсов, второй вход которого является входом сброса счетчика 30.

Генератор работает следующим образом.

Первый вход D-триггера 24 является потенциальным входом предустановки, второй вход является тактовым входом этого триггера с переключением по фронту импульса. Информационный вход D-триггера 24 соединен с источником логическои "1".

Работа устройства и характер изменения частоты на его выходной шине 10 определяются состояниями логических .уровней на выходах задатчика 14, выходных сигналов ".àäàò÷èêà 13 и выходных сигналов задатчиков 1! и 12 максимальной и минимальной частот.

Пусть в некоторый момент времени код суммирующего интегратора 5 равен N>(t) (фиг.2а), а код вычитающего интегратора 6 равен N„(t)(фиг.2б).

Если принять, что на первом выходе блока 9 управления, а следовательно, и на третьих входах переключателей

2-4 присутствует уровень логической

"1", то на первый счетный вход суммирующего интегратора 5 поступает частота f< с первого выхода блока 1 генераторов через переключатель 2, а на второй с .етный вход вычитающего интегратора 6 — :астота Г с второго выхода блока 1 генераторов. При этом в последующие моменты времени код суммирующего интегратора 5 увеличивается с каждым импульсом входной частоты f<, а код вычнтающего интегратора 6 с каждым импульсом частоты f< уменьшается на единицу и при достижении в нем нулевого значения кода, блок 7 сравнения (фиг.2в) формирует уровень логической " 1" в момент времени ;. В этот мсмент код суммирующего интегратора 5 становится равным

N,(t ) N (t.) + (с t,) f, (1,.

Логическая "1" с гыхода блока 7 сравнения, поступая на третий вход блока 9 управления, .-.апускает егс.

В ответ на этот импульс блок 9 управ" ления формирует на своем пятом выходе (фиг.2е) импульс, длительность . которого обратно пропорциональ ч-ь на частоте, поступавшей на второй

1503060

f< «<

+ <. + (й;

Ч имеем, + (, +,, + Ns(tagjf < — — " - 1 40

Ч с + N (t

Отсюда следует, что л

» °

f<

f<

f„ 9-5 а )/Е вход вычитающего интегратора 6 (в данном случае ) Я 5 (2)

I где К - постоянная величина.

Кроме того, в течение времени действия этого импульса блок 9 управления вырабатывает последовательно во времени импульсы на своих шестом и третьем выходах U9 g H U»<> (фиг.2,г,д). Импульс с шестого выхода блока 9 управления производит запись содержимого суммирующего интегратора 5 в вычитающий интегратор 6

N+(t;) = N (t;) ° Во время действия импульса с пятого выхода блока 9 управления на третьем входе вычитающего интегратора 6 блокируется прохождение импульсов на его втором входе. С появлением импульса на выходе блока 7 сравнения дополнительно на втором выходе блока 9 управления вырабатывается импульс, длительность с которого обратно пропорциональна частоте, поступающей на второй вход суммирующего интегратора 5 (фиг.2ж), т.е. f< ° л (3)

В течение всего времени действия этого импульса, поступающего на третий вход суммирующего интегратора 5, блокируется счетный вход последнего °

Импульс с третьего выхода блока 9 управления поступает на четвертый вход (сброса) гу <мируюшего интегратора 5 и переводит его в нулевое состояние.

1 выражая t; „через t, согласно (4), Из выражений (2) и (3) получаем л 1-».

Таким образом, с момента времени

+ со 5 содержимое вычитающего интегратора 6 уменьшается под действием счетных импульсов, поступающих на его второй вход, до нуля к моменту времени

»Ф» и б() 2

iO а код сум ру»щего интегратора 5 увеличивается с момента времени

+ < g. g и В момент времени становится равным

5(»+ ) (<+

В результате состояние схемы возвращается к тому, какое она имела в момент времени t,, с той лишь разницей, что содержимое суммирующего интегратора 5 изменяется на новое значение. Аналогично для последующего цикла, заканчивающегося в момент времени t,+, можно записать

<+2. »<» 9-5 у <»< )

25 (6) и

1+ ) (<+я; <<» 9й) 1

Так как импульсы на выходной шине 10 устройства появляются в момен30 ты BPeMeHH ti< t;+, < t;+ ° ° ° < ношение последующих интервалов време- ни между импульсами к предыдущим можно определить как

35 t !+1 — t <»

Л (8) < тогда, подставляя в выражение (8) значения моментов времени иэ (6) и (4) с учетом (1) и (5), имеем

10

9

Таким образом, интервалы времени между выходными импульсами генератора, а следовательно, и их частота изменяются по закону геометрической прогрессии со знаменателем, равным отношению частот на выходах блока 1 генераторов. Для смены направления изменения частоты на выходной шине

10 генератора достаточно изменить логический уровень сигнала управления на третьих входах переключателей 2 и 3. Требуемое значение скорости изменения выходной частоты задается с помощью задатчика 13, устанавливающего коэффициент деления управляемых . делителей частоты 15 и 16 источника

17 опорных сигналов.

С помощью задатчиков 11 и 12 максимальной частоты устанавливают наибольшее Г„ „ и наименьшее F « знамакс чение частоты импульсов на выходной шине 10, при этом характер изменения частоты от максимальной к минимальной и наоборот определяется комбинацией логических сигналов на выходах задатчика 14 режима.

Так, если на втором выходе задатчика 14 режима установлен уровень логической " 1", а на его первом выходе установлен уровень логического "0", то частота на выходной шине 10 устройства изменяется от минимальной—

Fч„„ до максимальной F, после макс чего частота скачком изменяется до минимального значения Гм„к, установленного задатчиком 12 минимальной— частоты, после этого выходная частота вновь плавно увеличивается по закону геометрической прргрессии до максимальной, установленной задатчиком 11 максимальной частоты, затем цикл изменения повторяется (фиг.3б).

Если на втором выходе задатчика 14 режима установлен логический "0" а на его первом выходе — уровень логической "1", то на выходной шине 10 генерируются импульсы, частота которых изменяется от наибольшей F к наименьшей Рмц„ по закону геометрической прогрессии, после чего частота скачком изменяется до максимальных значений F затем цикл повторяется (фиг.3а).

В том случае, когда на выходах задатчика 14 режима установлены нулевые уровни напряжений, выходная частота плавно изменяется по закону геометрической прогрессии как в сто03060 l0 рону увеличения частоты, так и в сторону уменьшения частоты в пределах заданных границ от F ä„ до F „„ö установленных задатчиками 11 и 12 максимальной и минимальной частоты (фиг.Зв).

Рассмотрим работу устройства в первом режиме, когда на втором выходе задатчика 14 режима установлен уровень логической единицы, а Hà его первом выходе — уровень логического нуля. Этот режим обеспечивается при задании кода на первом выходе эадатчика 13 меньше кода на его втором выходе, чем обеспечивается более высокая частота на втором вьжоде блока

t генераторов по сравнению с частотой на его первом выходе, при этом на выходе задатчика 11 максимальной частоти устанавливают код периода этой максимальной частоты, а на выходе эадатчика 12 минимальной частоты устанавливают код, соответствующий пе25 Риоду заданной минимальной частоты.

В этом режиме работа устройства ничем не отличается от рассмотренного выше до тех пор, пока код суммирующего счетчика 5 к концу очередного интервала t не станет меньше кода, установленного на первом входе переключателя 4, при этом на первом выходе блока 9 управления присутствует уровень логической единицы и, следовательно, первый вход переключате35 ля 4 скоммутирован с его вьжодом, а, следовательно, и с первым входом блока 8 сравнения, на второй вход которого поступает, код суммирующего ин40 тегратора 5. Если после момента времени t> этот код на втором входе блока 8 сравнения меньше, чем код на

его первом входе, то на выходе блока 8 сравнения устанавливается код

45 логической единицы (фиг.2к), который поступая на четверть и вход блока 9 управления открывает элемент И 2 1 для прохождения сигнала сс второго выхода RS-триггера 26, который возникает в момент времени t с приходом импульса блока 7 сравнения на третий вход блока 9 управления. С выхода элемента И 21 сигнал через элемента

ИЛИ 22, поступая на второй вход Dтриггера 24, устанавливает на его вы55 ходе уровень логической единицы (фиг. 2з), который своим фронтом, поступающим на второй (счетный) вход триггера 23, изменяет его состояние

11 1503060 12 так, что на его первом вьжоде уста- 14 режима установлен уровень логичеснавливается нулевой уровень (фиг. 2и), кого нуля, а на его первом выходе а на его втором выходе — уровень ло- уровень логической единицы, аналогичгической "1". Таким образом, на пер- на рассмотренной. Отличие заключаетвом выходе блока 9 управления появля- ся в том, что в исходном состоянии

5 ется уровень логического "0", который на первом выходе блока 9 управления переводит переключатели 2-4 во вто- устанавливается уровень логического рое состояние, когда их выходы ском- нуля, так как триггер 23 устанавлимутированы с вторыми входами. При 10 вается в нулевое состояние уровнем этом на входе суммирующего интегра- логической единицы, поступающей с тора 5 устанавливается код N < мини- пятого входа блока 9 управления чемальной частоты с выхода задатчика 12 реэ элемент И 19 на третий вход минимальной частоты (фиг.2а). Так (сброса) триггера 23 в момент форми" как на четвертом выходе блока 9 уп- рования импульса на втором выходе де15 равления действует высокий уровень с шифратора 33. С завершением каждого выхода D-триггера 24, который, посту- цикла работы в момент времени пая на пятый вход (записи) суммирую- коды суммирующего интегратора 5 увещего интегратора 5, записывает в не- личиваются от цикла к циклу (при

ro код минимальной частоты, импульс, 20 этом выходная частота уменьшается) появляющийся на шестом выходе блока 9 и при превышении кода суммирующего управления, поступая на четвертый интегратора 5 кода минимальной часвход вычитающего интегратора 5, про- тоты, поступающего на первый вход изводит запись в него кода минималь- блока 8 сравнения с выхода задатчиной частоты с выхода суммирующего ин- 25 ка 12 минимальной частоты через петегратора 5 (фиг.2б) . Очередной им- реключатель 4, на выходе блока 8 пульс, вырабатываемый на втором вы- сравнения устанавливается уровень ходе дешифратора 33, сбрасывает логического "0", который, поступая

D"òðèããåð 24 и через элемент И 18 ус- через четвертый вход блока 9 управтанавливает триггер 23 в исходное 30 ления после преобразования в логисостояние, когда на его первом выхо- ческую " 1" инвертором 29, проходит де установлен уровень логической "1". через элемент И 20 в момент появле

Кроме того, тот же импульс с второго ния импульса на втором выходе RSвыхода дешифратора 33, поступая че- триггера 26, а следовательно, и через реэ третий выход блока 9 управления элемент ИЛИ 22 на второй вход D-тригна четвертый вход (сброса) суммирую- гера 24, взводя его, чем вызывается щего интегратора 5, устанавливает переключение триггера 23 в единичего в нулевое состояние. После того, ное состояние. При этом код миникак коды счетчиков 30 и 31 достигнут мальной частоты через суммирующий значения К соответствующего К импуль- интегратор 5 переписывается в вычи40 сам, поступившим на их первые (счет- тающий интегратор 6, что сопровожданые) входы через первый и второй вхо- ется скачкообразным увеличением часды блока 9 управления с выходов пере- тоты на выходной шине 10 устройства ключателей 2 и 3, на первьм выходах и последующим ее уменьшением по эадешифраторов 32 и 33 вырабатываются кону геометрической прогрессии. импульсы, устанавливающие RS-тригге- Работа устройства в третьем режи ры 25 и 26 в исходные состояния, пос- ме, который устанавливается при нуле чего .код суммирующего интеграто- левых уровнях на выходах задатчика 14 ра 5 начинает изменяться от нулевого режима аналогична рассмотренным с с каждым импульсом входной частоты, той лишь разницей, что формирование а код вычитающего интегратора 6 изме- импульса на выходе D-триггера 24, 50 няется от максимального, соответству- приводящее. к изменению состояния ющего низшей частоте диапазона, с триггера 23, не сопровождается его каждым импульсом последовательности, принудительной установкой под дейстдействующей íà его втором входе. Да- вием импульса с второго выхода дешифлее работа устройства происходит в ратора 33, так как элементы И 18 и соответствии с ранее описанным. 19 закрыты нулевыми уровнями, дейРабота устройства на втором режи- ствующими на их первых входах. Это ме, когда на втором выходе задатчика приводит к тому, что на границах диаl4

03060

l3 15 пазона частота на выходной шине 10 не изменяется скачком, а изменяется по закону геометрической прогрессии как в сторону увеличения до наибольшей установленной эадатчиком 11, так и с последующим уменьшением также по закону геометрической прогрессии со знаменателем, обратно пропорциональным предыдущему. Аналогично достижение нижней границы диапазона частоты не сопровождается ее скачкообразным изменением, а переходит в перемену направления изменения частоты и частота изменяется вновь от минимальной в сторону увеличения по закону геометрической прогрессии.

Формула изобретения

1. Генератор импульсов с изменяющейся частотой, содержащий блок генераторов, суммирующий интегратор, вычитающий интегратор, о т л и ч а ю— шийся тем, что, с целью расширения функциональных возможностей, в него введены первый, второй, третий переключатели, первый, второй блоки сравнения, блок управления, задатчик максимальной частоты, задатчик минимальной частоты, задатчик скорости изменения частоты, эадатчик режима работы, причем первый выход блока генераторов соединен с первыми входами первого, второго переключателей, второй выход блока генераторов соединен .с вторыми входами первого, второго переключателей, выход первого переключателя соединен с первыми входами блока управления и суммирующего интегратора, второй вход которого соединен с выходом третьего переключателя и первым входом первого блока сравнения, выход суммирующего интегратора соединен с вторым входом первого блока сравнения и первым входом вычитающего интегратора, второй вход которого соединен с выходом второго переключателя и вторым входом блока управления, третий вход которого соединен с выходом второго блока сравне-т ния, первый вход которого соединен с выходом вычитающего интегратора, а второй вход — с общей шиной, выход первого блока сравнения соединен с четвертым входом блока управления, пятый и шестой входы которого соединены с саотнетствующими выходами задатчика режимов работы, выходы задатчиков максимальной и минимальной частот соединены соответственно с первым и вторым входами третьего пе5 реключателя, третий вход которого соединен с третьими входами первого и второго переключателей и первым выходом блока управления, второй выход которого соединен с третьим входом суммирующего интегратора, четвертый вход которого соединен с третьим выходом блока управления, четвертый выход которого соединен с пятым входом суммирующего интегратора, пятый выход блока управления соединен с третьим входом вычитающего интегратора, четвертый вход которого соединен с шестым выходом блока управления, первый и второй выходы задатчи20 ка скорости изменения частоты соединены с соответствующими первым и вторым входами блока генераторов.

2. Генератор по п. 1, о т л и ч аю шийся тем, что блок управления

25 содержит с первого по четвертый элементы И, элемент ИЛИ, триггер, Dтриггер, первый, второй RS-триггеры, первый, второй формирователи импульсов, инвертор, причем выход первого элемента И соединен с входом установки триггера, прямой выход которого является первым выходом блока управления и соединен с первым входом второго элемента И, второй вход которого является четвертым входом блока управления и через инвертор соединен с первым входом третьего элемента И, второй вход которого соединен с инверсным выходом триггера, вход пред40 установки которого соединен с выходом четвертого элемента И, первый вход которого является пятым входом блока управления, выход второго элемента И соединен с первым входом элемента

ИЛИ, второй вход которого соединен с выходом третьего элемента И, третий вход которого соединен с третьим входом второго элемента И, инверсным выходом первого RS-триггера и является

50 пятым выходом блока управления, первый выход первого формирователя импульсов соединен с входом установки первого RS-триггера, вход предустановки которого соединен с входом предустановки второго RS-триггера и является третьим входом блока управ55 ления, второй выход и.!>Dol o формирователя импульсов соединен с вторыми нходамн первого, четвертого эле15 1503060 16 ментов И, первым входом D-триггера и прямым выходом второго RS-триггера, является третьим выходом блока управ- вход установки которого соединен с ления, первый вход первого формиро- выходом второго формирователя импульвателя импульсов является вторым вхо- сов инверсный выход второго RS-триг5 дом блока управления, шестой выход гера является вторым выходом блока которого является третьим выходом управления, выход элемента ИЛИ соедипервого формирователя импульсов, вто- нен с вторым входом D-триггера, перрой вход которого соединен с прямым вый вход первого элемента И является выходом первого RS-триггера, первый 10 шестым входом блока управления, четвход второго формирователя импульсов вертый выход которого соединен с выявляется первым входом блока управ- ходом D-триггера и тактовым входом ления, а его второй вход соединен с триггера.

1503060

Риа 5

Составитель Ю,Сибиряк

Техред M.Äèäûê Корректор О.Ципле

Редак тор Н. Лаз ар е нк о

Заказ 5085/57 Тирам 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035 Москва, Ж-35, Рауйская, наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101