Устройство для отображения информации

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах вывода символьной и графической информации на экран электронно-лучевой трубки (ЭЛТ). Цель изобретения - повышение быстродействия устройства. Устройство содержит блок 1 управления, блок 2 оперативной памяти, арбитр 3 памяти, коммутатор 4 адреса, регистр 5 символа, генератор 6 знаков, регистры 7-8 адреса, регистры 9-11 сдвига, блок 12 дешифрации (направления), коммутаторы 13-15 данных, дешифратор 16 (портов), регистр 17 цвета, коммутатор 18 сигналов, формирователь 19 импульсов и элемент ИЛИ 20. Изобретение обеспечивает достижение поставленной цели за счет обмена с процессором ЭВМ словом из двух байтов и за счет выборки слова из блока оперативной памяти при регенерации изображения. Это дает возможность обеспечить вывод на экран динамических процессов и объектов с вдвое большей скоростью перемещений и преобразований. 2 з.п. ф-лы, 13 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

7 :. I

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

%ь

Мъ

md ч1 ф 5 (Ф е оь яо

Рябая

Jon юрл и. i

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ CHHT СССР (21) 4167102/24-24 (22) 26. 12.86 (46) 07.09.89. Бюл. Н - 33 (72) Л.М. Хавкин, В. П. Завьялов и E.À. Каневский (53) 681. 327. 11 (088. 8) (56) Патент Японии Ф 59-25226, кл. С 09 С 1/06, опублик. 1984.

Адаптер цветного графического монитора персонального компьютера

IBM PC ХТ. — Techical Reference, IBM, Personal Computer ХТ, Hardware

Reference Library 1985 °

„„SU„„ (50 4 С 09 G 1/28 С 06 F 3/353

2 (54) УСТРОЙ(:ТВО ЛЛЯ ОТОБРАЖЕНИЯ

ИНФОРМАЦИИ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах вывода символьной и графической информации на экран электронно-лучевой трубки (ЭЛТ). Цель изобретения повышение быстродействия устройства.

Устройство содержит блок управления, блок 2 оперативной памяти, арбитр 3 памяти, коммутатор 4 адреса, регистр символа, генератор знаков, регистры

3 15064" 8 атрибутов, регистры сдвига, блок 12 дешифрации (направления), коммутаторы 13-15 данных, дешифратор 16 (портов), регистр цвета, коммутатор сигналов, формирователь 19 импульсов и элемент ИЛИ 20. Изобретение обеспечивает достижение поставленной цели за счет обмена с процессором ЭВМ словом из двух байтов и эа счет выоорки слова иэ блока оперативной памяти при регенерации изображения. Это дает возможность обеспечить вывод на экран динамических процессов и объектов с вдвое большей скоростью перемещений и преобразований. 2 э.п.ф-лы, 13 ил.

Изобретение относится к автоматике и вычислительной технике и может,быть использовано в устройствах вывода символьной и графической информации на экран электронно-лучевой трубки (ЭЛТ).

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 и 2 представлена структурная схема устройства; на фиг.3— схема блока управления; на фиг. 4— схема блока оперативной памяти; на фиг. 5 — схема арбитра памяти; на r. 6 — схема коммутатора адреса; на фиг. 7 — схема регистра сдвига; на фиг. 8 — схема блока дешифрации; на фиг. 9 — схема коммутатора данных; на фиг. 10 — схема дешифратора; на фиг. 11 — схема коммутатора сигналов;

ha фиг. 12 - .схема формирователя импульсов; на фиг. 13 — тактовая диаграмма работы формирователя импульсов.

Устройство для отображения информации (фиг. 1 и 2) содержит блок 1 управления, блок 2 оперативной памяти, арбитр 3 памяти, коммутатор 4 адреса, регистр 5 символа, генератор

6 знаков, регистры 7 и 8 атрибутов, регистры 9-11 сдвига, блок 12 дешифрации, коммутаторы 13-15 данных, дешифратор 16, регистр 17 цвета, коммутатор 18 сигналов, формирователь

19 импульсов и элемент ИЛИ 20.

Блок 1 управления (БУ1) содержит контроллер 21 и два элемента И 22 и 23. Вводы-выводы МДО-МД7 контроллера 21 образуют группу информационных входов-выходов БУ1 и подключены к разрядам МДО-МД7 младшей внутренней магистрали 24 данных, его выводы

MAO-МА12 образуют первую группу (адресных) выходов БУ1 и подключены к разрядам МАО МА12 промежуточной магистрали 25 адреса, его выходы

RAO-RA2 образуют вторую группу!

20

30

50 (управляющих) выходов и подключены к магистрали 26. Выводы контроллера

12 являются; вывод R/W — первым управляющим входом управления записьючтением, подключенным к шине 27, вывод RS — вторым управляющим входом (управление обращением к ацресному регистру или регистру данных), подключенным к разряду АО внешней магистрали 28 адреса, вывод Я.К вЂ” тактовым входом, подключенным к шине 29, вывод Š— третьим управляющим (стробирующим), подключенным к шине 30, вывод CS подключенный к шине 31, а также первые входы элементов И 22 и 23> подключенные к шине 32, образуют четвертый управляющий вход БУ1., (управление выборкой) . Выходы элемента И 22 и 23 подключены к разрядам

МДО и МДЗ магистрали 24, а их вторые входы — соответственно к выводам

DE u VS контроллера 21, причем выводы VS HS u DE образуют первый-третий выходы 33-35 БУ1 (первый и второй выходы подключены к входам синхронизации блока индикации, на фиг. 1 и 2 не показан).

Блок 2 оператйвной памяти содержит два накопителя 36 и 37 (каждый объемом 8 К х 8 бит), инверторов 38, элементы ИЛИ 39 и 40 и И 41 и 42, Группа информационных входов-выходов накопителя 36 является первой группой информационных входов-выходов блока, она соединена с разрядами МДОМД7, обраэуюпими магистраль 24 данных. Группа информационных входоввыходов накопителя 37 является вто рой группой информационных входоввыходов блока, она соединена с разрядами МД8-МД15, образующими старшую внутреннкюо магистраль 43 данных, Группа адресных входов накопителей

36 и 37 соединена с разрядами SA1"

SA13 внутренней адресной магистра6478

50 ющим входам коммутатора 18 сигналов, При этом первые четыре входа регистров 10 и 11 образуют первые группы входов, а вторые четыре входа — вторые группы входов. Первая группа входов регистра 10 подсоединена к вьмодам четных разрядов регистра 5, а

5 150 ли 44. Входы записи накопителей 36 и 37 объединены и образуют вход 45 записи, вход 46 инвертора 38 является управца пцим входом блока, первые входы элементов И 41 и 42 объединены и образуют тактовый вход 47. Первый вход 48„элемента ИЛИ 39 и первый вход

49 элемента ИЛИ 40 образуют входы управления выбором накопителя. Выход элемента И 41 подключен к входу выборки накопителя 36, а выход элемента И 42 — к входу выборки накопителя 37.

Арбитр 3 памяти содержит триггеры

50 и 51, элементы И 52 и HE 53. Вход последнего объединен с D-входом триггера 50 и является управляющим входом 54 арбитра 3 (подключен к выходу

"Обращение к памяти" процессора ).

На С-вход триггера 50 по шине 55 подается тактовый импульс Т4 иэ блока тактовых импульсов (не показан).С-вход триггера 51 является тактовым входом

56 арбитра 3. Первый вход 57 элемента И 52 является входом записи арбитра 3 и соединен с выходом "Запись .в память" процессора, выход триггера 50 соединен с D-входом триггера

51, с вторым входом элемента И 52 и является первым выходом 46 арбитра 3, а выход элемента И 52 является вторым выходом 45 арбитра 3.

Коммутатор 4 адреса содержит две группы 58 и 59 элементов И, группу

60 элементов ИЛИ и элемент НЕ 61. .Каждая из групп 58-60 содержит по

13 двухвходовых элементов, причем первые входы элементов И группы 58 (вторая группа входов) подключены к разрядам MAO-МА12 промежуточной магистрали 25 адреса, вторые входы— к выходу элемента НЕ 61, а их выходы — к первым входам элементов ИЛИ группы 60 ° Первые входы элементов

И группы 59 (первая группа входов) подключены к разрядам А1-A13 внешней магистрали 28 адреса (подключена K адресным выходам процессора), вторые входы - к входу элемента НЕ 61 и к шине 46, выходы — к вторым входам элементов ИЛИ группы 60, а выходы последних соединены с разрядами SA1-SA13 внутренней адресной магистрали 44 (группа выходов).

Регистр 5 символа является обычным 8-разрядным двоичным регистром, его информационные входы подключены

"к разрядам 0-МЛ7 магистрали 24 данных, выходы подсоединены к первой группе входов генератора 6 знаков, а вход занесения является управляющим входом и подключен к четвертому выходу формирователя 19.

Генератор 6 знаков представляет собой ПЗУ, две группы входов которого задают адрес (8+3= 11 бит), так что объем ПЗУ равен 2К байтов. При этом восемь младших разрядов адреса образуют первую группу входов, а три старших — вторую группу входов, подключенную к магистрали 26. Группа выходов генератора 6 (восемь разрядов) подключена к информационным входам регистра 9 сдвигов.

Регистры 7 и 8 атрибутов идентичны и являются обычными 8-разрядными двоичными регистрами. Первый регистр 7 своими информационными входами подключен к выходам второго ре; гистра 8, своими выходами АТО-АТ7к информационным входам регистра 11 сдвига и к первой группе входов ком мутатора 18 сигналов, а его вход занесения является управляющим входом и подключен к пятому выходу формирователя 19.

Второй регистр 8 своими информационными входами подключен к разрядам

МД8-Щ15 магистрали 43 данных, своими выходами — к информационным входам регистра 7, а его вход занесения является управляющим входом и подключен к седьмому выходу формирователя

19.

Регистры 9-11 сдвига идентичны.

Выводы D1-D8 регистра 9 сдвига обра- зуют информационные входы 62, вывод С, подключенный к шине 63, и вывод 72, подключенный к шине 64, образуют управляющий вход, а вывод 51 является выходом 65 регистра 9.

Информационные входы регистра 9 подключены к выходам генератора 6 знаков, регистров 10 и 11 — к выходам регистров 5 и 7, управляющие входы регистров 9-11 объединены и подключены к шестому выходу формирователя

19, а выходы регистров 9-11 подключены к первому — третьему управля1506478 первая группа входов регистра 11 к выходам его нечетных разрядов.

Вторая группа входов регистра 10 подсоединена к выходам четных разря5 дов регистра 7, а вторая группа входов регистра 11 — к выходам его нечетных разрядов.

Блок 12 дешифрации содержит обычный дешифратор 66 на два входа и четыре выхода, элементы ИЛИ 67-70.

Выводы дешифратора 66 являются: вывод С вЂ” первым входом 54 блока (обра" щение к памяти), вывод А1 — вторым (первым управляющим) входом 71 блока (подключен к выходу "Старший байт" процессора), вывод AO — третьим его входом (адресным), подключенным к разряду АО внешней магистрали 28 адреса. Выходы дешифратора 66 подключены соответственно. выход 00 — к первому входу элемента ИЛИ 67, выход

01 — к шине 72 (является вторым выходом блока), выход 10 — к вторым входам элементов ИЛИ 67 и 68, выход 25

11 — к первому входу элемента ИЛИ 68.

Выход элемента 67 подключен к первому входу элемента ИЛИ 69, второй вход 30 которого является четвертым (вторым управлякпцим) входом блока, Зр а выход 73 — первым выходом блока.

Выход 74 элемента ИЛИ 68 является третьим выходом блока, Выходы элементов ИЛИ 67 и.70, подключенные к шинам 48 и 49 соответственно, образуют четвертый выход блока.

Коммутаторы 13-15 данных идентичны. Выводы АО-А7 коммутатора 13 данных образуют первую группу входов-выходов коммутатора и подключены к разрядам

ДО-Д7 младшей внешней магистрали 75 данных, выводы BO-B7 образуют вторую группу входов-выходов коммутатора и подключены к разрядам МДО-МД7 магистрали 24 данных, вывод HII является первым управляющим входом 76 (подключен к выходу элемента ИЛИ 20, а его вывод ВК вЂ” вторым управляющим входом 73.

Первая группа входов-выходов коммутатора 14 подключена к разрядам

ДО-Д7 магистрали 75 данных, а первая группа входов-выходов коммутатора 15 — к разрядам Д8-Д15 старшей внешней магистрали данных. Вторые группы входов-выходов коммутаторов

14 и 15 объединены и подключены к разрядам 1Щ8-МД15 магистрали 43 данных. Первые управляющие входы коммутаторов 14 и 15 объединены с первым входом элемента ИЛИ 20 (второй его вход подключен к шине 27) и подключены шиной 57 к выходу "Запись в память процессора, а вторые управляющие входы этих коммутаторов подключены соответственно к выходам 72 и 74 блока 12 дешифрации.

Дешифратор 16 содержит дешифратор 77 на шесть входов, дешифратор ,78 на четыре входа и элементы ИЛИ

19, НЕ 80, И 81 и 82. Входы дешифратора 17 подключены к разрядам А4-А9 магистрали 28 адреса, вход элемента

НЕ 80 — к разряду AÇ этой магистрали, а выводы AO-AÇ дешифратора 78— к разрядам АО-AÇ этой же магистрали, причем все вместе они образуют группу входов дешифратора 16.

Первый вход 27 элемента ИЛИ 79 является первым управляющим входом дешифратора 16 (подключен к выходу

"Запись н порт" процессора), второй вход 83 элемента ИЛИ 79 является вторым управляющим входом дешифратора (подключен к выходу "Чтение порта" процессора), а выход этого элемента соединен с выводом С2 дешифратора 78 и с вторым входом элемента И 82.Единственный выход дешифратора 77 соответствует состоянию ÇDH (код 111101), он соединен с первыми входами элементов И 81 и 82 и с выводом С1 дешифратора 78. Последний имеет три вывода, которые соответствуют состояниям 8 (1000), 9 (1001) и А (1010) и подключены соответственно к шинам 84, 85 и 32, образуя адресные комбинации ЗП8Н, ÇD9H и

ЗВАН. Выход элемента НЕ 80 соединен с вторым входом элемента И 81, а выходы элементов И 81 и 82 подключены к шинам 31 и 30. Выходами дешифратора 16 портов являются: первым " шина 30, вторым - шины.31 и 32, третьим — шина 85 и четвертым - шина 84.

Регистр 17 цвета является обычным 6-разрядным двоичным регистром, его информационные входы подключены к разрядам ИД9-ИД5 магистрали 24 данных, вход занесения является управляющим входом и подключен к ши-. не 85, а выходы подсоединены к второй группе входов коммутатора 18 сигналов.

Коммутатор 18 сигналов содержит коммутаторы 86 и 87 и элементы И 88 и 89, ИЛИ-HE 90, ИЛИ 91-94, и НЕ 95.

9 15

Второй вход 65 элемента И 88, первый вход 96 элемента ИЛИ 91 и второй вход 97 элемента ИЛИ 91 являются соответственно первым-третьим управляющими входами коммутатора 18 сигналов (управление разверткой символь ной и графической информацией). Первый вход 33 и второй вход 34 элемента ИЛИ 94 являются четвертым и пятым управляющими входами коммутатора 18 (входы кадровой и строчной синхронизации), а шестым его входом (сигнал разрешения вывода на экран) является вход 35 элемента HE 95 ° Группу управ ляющих входов коммутатора 18 образуют: первый вход 98 элемента И 88 и вторые входы элементов И 89 и

ЯЛИ 93, подключенные к шине 99. Первую группу 100 информационных входов коммутатора 18 сигналов образуют выводы: В1 коммутатора 87, D1 коммутатора 86, В1 коммутатора 86, D1 коммутатора 87, В2 коммутатора

87, D2 коммутатора 86, В2 коммутатора 86 и D2 коммутатора 87, подключенные соответственно к разрядам ÀÒÎ-АТ7. Вторую группу 101 информационных входов коммутатора 18 сигналов образуют выводы: В4 коммутатора 87, D4 коммутатора 86, В4 коммутатора 86, D4 коммутатора 87, D3 коммутатора 87 и ВЗ коммутатора 87, подключенные соответственно к разрядам 1-6 регистра 17 цвета. Выводы

Q1 и Q2 коммутаторов 86 и 87, под-, ключенные к шинам 102-105 соответственно, образуют группу выходов коммутатора 18 сигналов, подключенную к информационным входам блока индикации (не показан).

Формирователь 19 импульсов содержит регистр 106 режима на два разряда, элементы 2И-2ИЛИ-НЕ 107 и 108, ИСКЛЮЧАЮР1ЕЕ ИЛИ 109-112, И 113-117, ИЛИ 118 и 119, HE 120-123 и элемент

124 задержки. Выводы DO-D1 регистра

106 образуют группу информационных входов формирователя и подключены к разрядам МДО-МД1 магистрали 24 данных, вывод С является управляющим входом 84, вывод Bi подключенный к шине 99, и выход 98 элемента НЕ 123 образуют группу выходов фьрмирователя. Первые входы элементов ИСКЛЮЧАН3ЦЕЕ ИЛИ 110 и ИЛИ 118 объединены в шину 125 и образуют тактовый вход

Г2, а первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 109 и второй вход элемента

06478 10

110, объединенные в шину 126, образуют тактовьп вход Т5. Первьп1 вход

127 элемента ИСКЛЮЧАЛЦЕЕ ИЛИ 111 яв5 ляется тактовьм входом Т7. Вход элемента ЛЕ 120 и третий вход элемента 2И-2ИЛИ-HE 107 объединены в шину 128 и образуют тактовый вход ТЯ.

Второй вход 129 элемента 2И-2ИЛИ-НЕ

108 является тактовым входом f,, а его третий вход 130 — тактовым входом f . Такты Т2, Т5, Т7, Т8 и импульсы с частотами f,, f (13 и т

6 5 МгГц) вырабатываются блоком тактовых импульсов (не показан). Выходы 56 элемента 124 задержки, 29 элемента 2И-2ИЛИ-НЕ 107, 47 элемента И 114, 131 элемента HE 121 и 132 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 112 являют2р ся первым — пятым выходами формирователя. Выход 63 элемента 2И-2ИЛИ-НЕ

108 и выход 64 элемента 119 образуют шестой выход формирователя. Выход 133 элемента ИСКЛЮЧАЮЩЕЕ HJIH 110 является седьмым выходом формирователя.

Устройство работает следующим образом.

Устройство осуществляет прием информации по командам из процессора

3ВМ (не показан) и ее преобразование в видеосигнал изображения, а также формирование сигналов синхронизации развертки, которые вместе r видеосигналом подаются в блок индикации

35 для воспроизведения на экране ЭЛТ.

Изображение на экране может быть цветным или черно-белым, символьньм или графическим. Символьное изображение выводится в двух форматах:

80 символов на 25 строк или 40 символов на 25 строк. Графическое изображение выводится в формате 320 точек на 200 строк.

Процессом преобразования информации в видеосигнал управляет контроллер 21, входящий в состав блока 17

Для этого он управляет регенерацией изображения путем перебора адресов .

50 блока 2 оперативной памяти изменяя

Э кодовые комбинации на выводах МАО-МА12 подключенных к магистрали 25 адреса.

Он также ведет пересчет строк растра внутри символьной строки (одна символьная строка содержит 8 строк

55 растра) путем изменения кодовых комбинаций на выводах RAO-RA2, подключенных к магистрали 26. Контроллер

21 формирует сигналы кадровой синпает на вход НП коммутатора 13, обеспечивая направление передачи данных от магистрали 75 к магистрали 24, При наличии сигнала ЗРН на выходе дешифратора 77 и сигнала на выходе элемента ИЛИ 79 элемент И 82 вырабатывает сигнал на шине 30, который через элемент ИЛИ 69 и шину 73 поступает на вход ВК коммутатора 13, обеспечивая выбор кристалла. В результате данные из процессора ЭВМ через магистрали 75 и 24 поступают на выводы МДО-МД7 контроллера 21.

На вход 29 поступает тактовая частога из формирователя 19 °

Сигнал Запись в порт", поступающий по шине 27 на вывод R/W контроллера 21, определяет процесс записи при обмене. Адресный сигнал "АО" адресной магистрали 28 задает вид регистра контроллера 21, который должен участвсВовать в обмене. При АО=О это будет адресный регистр,-при АО

1 — регистр данных, номер которого указан в адресном регистре. Контроллер 21 содержит 19 регистров данных.

Процесс занесения данных в каждый из этих регистров состоит из двух циклов обмена: в первом цикле в адресный регистр контроллера 21 заносится номер регистра данных, а во втором — заполняется регистр данных, номер которого содержится в регистре адреса контроллера 21. После заполнения всех регистров данных контроллера 21 процесс его программирования завершен.

Устройство обеспечивает обновление содержимого зкрайа одновременно с процессом регенерации изображения без его искажения. Это достигается тем, что запись в память новой информации осуществляется во время обратного хода луча по строке или по кадру.

Сведения об обратном ходе луча поступают иэ блока 1 в процессор ЭВМ по магистрали 75 данных. Это дает возможность рассматривать процессы обращения к памяти и регенерации изображения независимо друг от друга.

Процесс загрузки блока 2 оперативной памяти выполняется под управлением арбитра 3 памяти. Процессор ЭВМ выставляет информацию на магистралях адреса 28 и данных 75, старшей внешней магистрали данных, а также сигнаII l506478

l2 хронизации на выводе VS, строчной синхронизации на выводе HS и разрешения отображения на выводе DE. Последний определяет индицируемую часть строки и кадра.

При включении устройства или прн смене режима (формата) выполняется программирование контроллера 21 по командам процессора ЭВМ, а также 10 изменение содержимого регистра 106 режима и регистра 17 цвета. Для этого процессор выставляет информацию на магистрали 75 данных, адрес на магистрали 28 адреса и сигнал "Запись 15 в порт" на шине 27. Последний инициирует работу дешифратора 16, который обеспечивает выделение адресных комбинаций: 3DÎH-3D7H — обращение к контроллеру 21, 308Н вЂ” обращение 20 к регистру 106 режима, 3D9H — обращение к регистру 17 цвета, 3DAH — обращение к порту состояний БУ1 для выдачи состояния устройства.

Анализом состояния адресных разря- 25 дов А4-А9 магистрали 28 в дешифраторе 77 выделяется кодовая комбинация 3DH и вырабатывается соответствующий сигнал, который поступает на дешифратор 78 в качестве разрешающего сигнала, а также на элементы

И 81 и 82.

На второй разрешающий вход дешифратора 78 с.выхода элемента ИЧИ 79 поступает логическая сумма двух curfl 1 I 1!

35 налов Запись в порт и Чтение порта", подаваемых на вход элемента 79 по тинам 27 и 83, Эта логическая сумма поступает также на вход элемента И 82. При наличии на входе де- 40 шифратора 78 двух разрешающих сигналов одновременно он открывается и анализом состояния адресных сигналов

АО-АЗ вырабатывает один из сигналов обращения к регистрам режима 106, 45 цвета 17 и порта состояний БУ1 соответственно на выходах 84, 85 и 32.

С помощью сигнала 3DH на элементах

НЕ 80 и И 81 и 82 вырабатываются сигналы MCS u E на шинах 31 и 30 для обслуживания контроллера 21, Первый из этих сигналов осуществляет выбор контроллера 21, а второй обозначает начало обмена контроллера 21 с процессором. 55

Для передачи данных в контроллер

21 служит коммутатор 13 данных, Сигнал "Запись в порт" по шине 27 через элемент Ш1И 20 и шину 76 посту13

1506478 l4 лы "Об а ен р щ ие к памяти и Запись

II II а сигналы по шинам 4 8 и 4 9 поступают в память " на шинах 5 4 и 5 7 . опер а тив ной памяти и ч ере э

Функция арбитра состоит в т ом, элементы 3 9 - 4 2 (при наличии сигнала чтобы при обращении процессора к н а шине 4 6 ) обеспечивают выбо р криблоку оперативной памяти устройства стали а накопителей 3 6 и 3 7 . Кроме выделить один полный период e ro pa- о г г, сигнал апис ь в памят ь и о

II боты для обмена с процессором и обес- шине 57 поступает в коммутатор 15 печить в течение этого периода под- и через элемент ИЛИ 20 и шину 76 в ключение к блоку 2 оперативной памя- 10 коммутатор 13, обеспечивая направлети внешнеи адресной магистрали через ние передачи данных иэ внешней макоммутатор 4 адреса и сигнала "Запись гистрали к внутренней. В результате в память этого информация иэ процессора через

Периоды работы блока 2 оператив- обе внешние магистрали данных, комнои памяти задает тактовый сигнал, 15 мутаторы 13 и 15, магистрали 24 и поступают ни в блок 2 оперативной па- 43 данных поступают в накопители мяти из формирователя 19 по шине 47. 36 и 37, на которые по шине 45 проР б

Ра ота арбитра тактируется сигналами ходит сигнал записи из арбитра 3

Т4 и Т9 пост аю уп щими по шинам 55 памяти. Таким образом предлагаемое и 56, которые синхронны с сигналом 2р устройство обеспечивает обмен инфорна шине 47. Тргигер 50 срабатывает мацией между процессором 3ВМ и блопо такту Т4 при наличии на его D-вхо- ком 2 оперативной памяти двумя бай- де сигнала "Обращение к памяти". тами параллельно. Это используется

Выделенный на триггере 50 синхрон- для быстрой замены всего изображения. ныи период обмена памяти с процесса- 25 в целом или крупных фрагментов. ром в виде импульсного сигнала подается по шине 46 на коммутатор 4 ад- Пусть на адресные входы дешифрареса и обеспечивает подключение внеш- тора 66 не поступает сигнал "Старший ней адресной магистрали 28 к блоку 2 байт" по шине 71, а содержимое АО оперативной памяти через группы 59 3Q равно "1". Тогда на выходе.01 дешифи 60 элементов. Этот же сигнал пода- ратора 66 образуется сигнал, поступается на вход элемента И 52, обеспечи- юпцй на шину 72, в результате чегвая прохождение сигнала "Запись в па- сигнал появляется на шине 49. Сигнал мять" через элемент И 52 и по шине на шине 72 обеспечивает выбор кристал45 на блок 2 оперативной памяти, Та- ла коммутатора 14 данных а г

35 д н, а сигнал ким образом в течение выделенного на шине 49 — выбор накопителя 37, .синхронного периода осуществляется Кроме того, в коммутатор 14 пос упаэапись информации в блок 2 оператив- ет сигнал "Запись в память" по шине ной памяти по адресу, заданному про- 57> обеснечивая направление передацессоpîì ЭВМ. Процессор работает с 4 чи из внешней магистрали данных к не прерывным полем памяти и в нем внутренней. В результате этого инфор40 область с адресами B8000H-BBFFFH со- мация иэ процессора через внешнюю ответствует блоку 2 опративной памя- младшую магистраль 75 данных комму11

< комму ти, поэтому сигнал Обращение к па- татор 14 и внутреннюю старшую магист—

tt мяти вырабатывается процессором

45 раль 43 данных поступае поступает в накопитолько тогда, когда адрес находится тель 37. Таким образом, обеспечиваетв указаннои области. ся однобайтовый обмен между процессоС r

It II

Си нал Обращение к памяти по < poM ЭВМ и блоком 2 оперативной памяшине 54 поступает в блок 12 на С-вход ти, причем младший байт наиболее дешифратора 66. Пусть на адресные >О удобный и быстрьпЪ, с точки зрения входы дешифратора 66 поступает сиг- использования его в процессоре, засынал "Ста ший байт" р ий айт" по шине 71, а со- лается на место старшего байта в падержимое нулевого разряда адреса мять устройства. Это позволяет изме(АО) авно "0" () р о 0 . Тогда на выходе 10 нять атрибут без изменения текста дешифратора 66 образуется сигнал, (в символьном режиме в младшем байте в результате чего на шинах 73,48, 49 содержится код символа, а в старшем— и 74 образуются сигналы. Сигналы по код атрибута, обеспечивающий задание шинам 73 и ам 3 и 74 обеспечивают выбор параметров одного символа, цвет, яркристалла коммутаторов 13 и 15 данных, кость и т.д.).

15 1506478

Аналоги но обеспечивается обмен младшего байта только по младшей магистрали данных и старшего байта только по старшей магистрали.

Процесс выгрузки блока 2 оперативной памяти выполняется по тем же правилам с той разницей, что отсутствует сигнал 1Запись в память на шине 57. При этом в арбитре 3 памяти отсутствует сигнал на выходе 45, в результате чего накопители 36 и 37 работают не в режиме записи, а в режиме считывания. B коммутаторах

13-15 отсутствует сигнал на входах

HII в результате чего информация передается из внутренней магистрали данных во внешнюю.

Для передачи состояния устройства из БУ1 в процессор 3ВМ процессор 20 выставляет адрес ЗВАН на адресной магистрали 28 и сигналы "Чтение порта" на нине 83. Дешифратор 16 сраба- тывает от этого сигнала аналогично описанному, причем на шинах 30 и 32 25 образуются сигналы. Первый из них через элемент ИЛИ 69 и шину 73 выбирает кристалл коммутатора 13 данных. При отсутствии сигналов "Запись в порт и 113апись в память коммутатор 13 данных обеспечивает направление передачи данных от внутренней магистрали данных к внешней. Сигнал по шине 32 по."тупает на блок, где открывает элементы И 22 и 23, в ре35 эультате чего сигналы с выводов DE и VS через элементы И 22 и 23, магистраль 24, коммутатор 13 и магистраль 75 поступают в процессор . 3ВМ.

Последний путем анализа первого сигнала определяет наличие обратного хода по строке или по кадру, а путем анализа второго — только по кадру, что позволяет обеспечивать обновление информации в блоке 2 оперативной памяти во время обратного хода развертки.

Для подготовки процеса регенерации символьного черно-белого изображения в формате 80х25 процессор ,ЭВМ выставляет адрес 3D8H на адресной магистрали 28, код 01 на магистрали 75 данных и сигнал "Запись в порт" на шине 27. Дешифратор 16 срабатывает аналогично описанному и сигнал по шине 84 поступает на С-вход регистра 106 режима (вход занесения).

Код 01 через магистраль 75, коммутатор 13 дан)пгх и магистраль 24 заносит16 ся »» регистр 106. Затем процессор выставляет адрес 3П9Н на магистрали

28, код 011100 на магистрали 75 и сигнал "Запись в порт" на шине 27, Аналогичным образом формируется сигнал на ип»не 85 и код наносится в регистр 17 цвета.

Заданное состояние регистра 106 в формирователе 19 во взаимодействии с тактовыми сигналами Б, на шине 129, f, на пине 130, Т2 на шине 125, Т5 на шине 126, Т7 на шине 127 и Т8 на пп»не 128 определяют сигналы на выходах формирователя 19 (фиг. 13).

С помощью комбинационной логики вырабатываются сигналы на следующих шинах: 131 — сигнал занесения в регистр 5 символа, формируемый элементами НЕ 120, ИСКЛЮЧАЮЩЕЕ ИЛИ 109, НЕ 121, 47 — сигнал синхронизации блока 2 оперативной памяти, формируемый элементами НЕ 120, ИСКЛЮЧАЮЩЕЕ

ИЛИ 109, 124 задержки И 114; 29— сигнал синхронизации работы котроллера 21, формируемьп» элементами HE 120

ИСКЛИЧАНХ1ЕЕ ИЛИ 109, НЕ 122, 2И вЂ” 2ИЛИ вЂ” HE 107, 63 — сигнал сдвига регистров 9-11, дюрмируемый элементами НЕ 122, 2И-2ИЛИ-HE 108, 133 сигнал занесения в регистр 8 атрибутов, формируемый элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 110, 64 — сигнал управления регистрами 9-11 сдвига, формируемый элементами НЕ 120, ИСКЛЮЧАЮЩЕЕ ИЛИ

111, ИЛИ 118 и 119, 132 — сигнал зане сепия в регис гр 7 атрибутов, формируемьп» элементами НЕ 120, ИСКЛЮЧАЮЩЕЕ ИЛИ 109, 124 задержки, И 115, НЕ 123, И 113, 116, 117 и ИСКЛОЧАЛЦЕЕ ИЛИ 112, 98 — сигнал управления коммутатором 18.

В режиме регенерации контроллер

2t находится в процессе непрерывного перебора адресов, при выводе символов объем сканируемой памяти составляет 4К байт в графическом режиме 16К байт. Очередной адрес из контроллера 21 поступает на коммутатор 4 адреса по магистрали 25.

В отсутствии сигнала "Обращение к памяти" на шине 54 триггер 50 находится в состоянии "0" и сигнал на шине 46 отсутствует, так что на выходе элемента НЕ 61 имеется сигнал, обеспечивающий прохождение адреса с магистрали 25 через группы 58 и 60 элементов и магистраль 44 в блок 2 оперативной памяти. Также отсутству17

15 ет сигнал на шине 45 арбитра 3, в связи с чем накопители 36 и 37 находятся в режиме считывания. В результате этого очередная пара байтов считывается из накопителей 36 и 37, причем младший байт по магистрали 24 заносится в регистр 5 символов, а старший байт по магистрали 43 заносится н регистр 8 атрибутов. При индикации каждый символ представляется матрицей строк и столбцов 8х8. Пусть атрибут данного символа 00010101. Из регистра 5 символа байт информации поступает на генератор 6 знаков, туда же из контроллера 21 по магистрали 26 поступают сигналы RAO-РА2. Генератор 6 знаков выдает в магистраль

62 байт информации, представляющий собой строку символа, номер у которой определяется комбинацией сигналов RAO-RA2. С магистрали 62 этот байт поступает на регистр 9 сдвига, который под управлением тактовых сигналов по шинам 63 и 64 осуществляет развертку байта в последовательный код, поступающий по шине 65, в коммутатор 18 сигналов.

Содержимое регистра 8 атрибутов передается в регистр 7 атрибутов и через группу 100 информационных входов поступает в коммутатор 18 сигналов. Наличие дополнительного регистра 8 атрибутов связано с необходимостью временной задержки кода атри-. бута данного символа: во время вы.борки следующей пары байтов иэ памяти в регистре 9 сдвига хранится код строки данного символа, а его атрибут хранится в регистре 7.

Основой коммутатора 18 сигналов являются дна днухразрядных коммутатора 86 и 87, каждый разряд которых осуществляет подключение одного из четырех входов на выход. Для адресации входов используются входы А1 и

А2, порядок выборки следующий: А2

= О,А1 = Π— первый вход; А2 = О, А1 = 1 — второй вход; А2 = 1, А1 Отретий вход; А2 = 1, А1 = 1 — четвертый вход.

В символьном режиме первый вход определяет цвет символа, второй вход — цвет фона и четвертый вход .цвет окантовки экрана. Выходы коммутатора 86 и 87 обеспечивают управление цветом по четырем каналам: шина 102 — красным цветом (R), 103

06478 l8 (G), 104 — синим (В) и шина 105 — дополнительной яркостью (1) .

Сигнальt, подаваемые по группе

100 информационных входов соответУ ствуют I (яркость фона), I (яркость

С символа), В,, В,, С,, G, К, и R причем сигнал R, поступает на вывод

В1 коммутатора 86. Сигналы, подаваемые по группе 101 информационных входов, соответствуют Пал" (палитра), Ф> (цвет окантовки красный), Ф„, Фц, I pI (яркость графического иэображения), и Ф (яркость окантовки), причем сигнал Ф поступает на вы3 вод Д4 коммутатора 87.

Поскольку сигнал на шине 98 присутствует в символьном режиме, управление входами А1 коммутаторов 86 и 87

2р осуществляется сигналом на шине 65.

Действительно, на входе 99 сигнал отсутствует, а на входе 35 присутствует при выводе символов (отсутстнует при окантовке и при обратном ходе луча). Управление входом А2 осущест- вляется сигналом на шине 35 через элементы HE 95 и ИЛИ 93 (сигнал на входах А2 коммутаторов 86 и 87 равен

"О" во время вывода символов и "1" во время окантовки и обратного хода) .

Таким образом, при заданных выше кодах в регистрах 7 и 8 атрибутов сигналы на выходах 102- 104 (R,G,Bj появятся эа счет прохождения сигналов

35 с группы 100 информационных входов только при индикации каждой точки символа. При индикации окантовки сигналы на выходах 102-104 появятся эа счет прохождения сигналон с группы

40 101 входов. Во время обратного хода луча бланкирование коммутаторов 86 и 87 осуществляется по стробирующим входам С1, С2 сигналами на шинах 33 (кадровая синхронизация) и 34 (строч45 ная синхронизация), поступающими иэ блока 1.

В результате н блок индикации по-о даются сигналы всех трех основных цнетов, что обеспечивает черно-белое позитивное иэображение. Для получения негативного иэображения следует задать атрибуты символа равными О а атрибуты фона ранними "1", Исклнтчить окантовку можно путем задания нулевых значений во всех разрядах регистра 17 цвета. Для получения цветных иэобра>кешп символов, фона и окантовки следует устанавливать в "1" соответствующие разряды регист20

478

).

55

19 1506 ров атрибута и цвета. Работа коммутатора 18 сигналов аналогична описанной.

Процесс регенерации символьного изображения в формате 40x2S отличается от предыдущего формата тем, что изменяются периоды ряда тактовых ,сигналов: по шинам 29, 64 и 132 (фиг. 13) ° Это обеспечивается тем, что в регистр 106 режима заносится код 00, вызывающий изменения в работе элементов 107, 1 08 и 122. В результате изображение каждого символа на экране увеличивается в два раза.

В процессе регенерации графического иэображения в регистр 196 режима заносится код 10. Работа формирователя 19 отличается от предыдущего режима тем, что появляется сигнал на шине 99, исчезает сигнал на шине 98 и изменяется временная диаграмма тактового сигнала на шине 132 (фиг.13

В графическом режиме занесение пары байтов в регистр 5 символа и в регистры 7 и 8 атрибутов осуществляется по тем же правилам, что и в символьных режимах. Однако в информационном отношении оба байта равнозначны и используются для индикации восьми точек, причем для описания каждой точки требуется два бита.

В этом случае информация из регистра 5 символов и из регистра 7 атрибутов поступает в регистры 10 и 11 сдвига. В результате перед сдвигами в регистрах 10 и 11 содержится следующая информация (С вЂ” из регистра

5 символов, А — из регистра 7 атрибутов): Рг10 С6-С4-С2-СО-А6-А4-А2-АО;

Рг11 С7-С5-СЗ-С1-А7-А5-АЗ-А1.

Вследствие этого при первом сдвиге регистров 10 и 11 в коимутатор 18 сигналов поступают разряды А1 и АО, описывающие одну графическую точку.

При этом код 01 соответствует зеленому цвету, код 10 — красному, а код 11 — желтому. При наличии хотя бы одного из двух cHFHBJIQB (по ши нам 96 или 97) срабатывают элементы

91, 89, 90 и 92, обеспечивая отсутствие сигнала на входах А1 коммутаторов 86 и 87. Сигнал по шине 99 через элемент ИЛИ 93 поступает на входы А2, обеспечивая выборку третьих входов коммутаторов 86 и 87. Таким образом, наличие хотя бы одной

"1" в коде обеспичивает иэображение точки, код 00 соответствует фону.

Цвет фона, как и раньше, определяется содержимым регистра 17 цвета.

Кроме того, второй и шестой разряды этого регистра участвуют в задании цвета графических точек следующим образом. При наличии сигнала Пал" включается в работу канал синего цвета, изменяя цвет точек зеленый на голубой, красный на фиолетовый и желтый на белый. При наличии сигнала ГрТ изменяется яркость точек.

Таким образом, предлагаемое уст- . ройство обеспечивает повьппение быстродействия по сравнению с известным в два раза эа счет обмена с процессором ЭВМ словом из двух байтов и

sa счет выборки слова из блока оперативной памяти при регенерации изображения (в известном устройстве работа только с байтом). Это дает воэможность обеспечивать вывод на экран динамических процессов и объектов с вдвое большей скоростью перемещений и преобразований. Кроме того, устройство позволяет достичь тех же скоростей работы при использовании в блоке оперативной памяти накопителей с быстродействием в два раза меньше, чем в известном устройстве.

Формула изобретения

1. Устройство для отображения информации, содержащее блок управления, блок оперативной памяти, арбитр памяти, коммутатор адреса, регистр символа, генератор знаков, перрый регистр атрибутов, три регистра сдвига, первый коммутатор данных, дешифратор, регистр цвета, коммутатор сигналов, формирователь импульсов и элемент ИЛИ, информационные входы первой группы коммутатора адреса и информационныв входы деширратора являются адресньпчи входами устройства, информационные входы-выходы первой группы первого коммутатора данных являются информационными входами-вы50 ходами первой группы устройства, управляющий вход арбитра памяти является входом сигнала обращения к памяти устройства, вход управления записью арбитра памяти и первый вход элемента ИЛИ является входом сигнала записи в память устройства, второй вход элемента ИПИ, вход управления записью в порт дешифратора и вход, управления запись чтением блока уп1С равления являются входом сигнала записи в порт устройства, вход управления чтением порта дешифратора является входом сигнала чтения портов устройства, вход управления обращением блока управления подключен к одному из адресных входов устройства, выход элемента ИЛИ подключен к перс вому управляющему входу первого коммутатора данных, выходы первой группы блока управления соединены с информационными входами второй группы коммутатора адреса, выходы которого подключены к адресным входам блока оперативной памяти, информационные входы-выходы первой группы которого подключены к информационным входамвыходам второй группы первого коммутатора данных, соединенным с информационными входами-вьжодами блока управления, информационными входами формирователя импульсов и регистров цвета и символа, выходы регистра символа подключены к информационным входам первых групп второго и третьего регистров сдвига и адресным входам первой группы генератора знаков, адресные входы второй группы которого соединены с выходами второй группы блока управления, выходы генератора знаков подключены к информационным входам первого регистра сдвига, информационные входы вторых групп второго и третьего регистров сдвига соединены с выходами первого регистра атрибутов, подключенными к информа- ционным входам первой группы коммутатора сигналов, информационные входы второй группы которого соединены с выходами регистра цвета, вход управления разверткой символьной информации и первый и второй входы управления разверткой графической информации подключены соответственно к выходам первого, второго и третьего регистров сдвига, входы кадровой и строчной c,:Iíõðoíèýàöèè — к первому и второму выходам блока управления ссоОтветственно вход сигнала разрешения вывода информации на экран к третьему выходу блока управления, входы управления выводом информациис выходами группы формирователя импульсов, выходы коммутатора сигналов являются информационными выходами устройства, синхровыходами которого

HBJIHlATcH первый и второй вьжоды блока упрагления, первый и второй выхо0647Я ды дешифратора сс сдинснл соответственно со стробируншпя1 вхолом и входом управления выборкой блока управления, третий и четвертый выходы дешифрато5 ра подключены к управляющим входам соответственно регистра цвета и формирователя импульсов, первый, второй и третий выходы которого соединены с тактовыми входами соответственно арбитра памяти, блока управления и блока оперативной памяти, четвертый выход — с управляющим входом регистра символа, пятый выход — с управляющим входом первого регистра атрибутов, шестой выход — с управляющими входами регистров сдвига, первый выход арбитра памяти соединен с управляющим входом коммутатора адреса, щ а второй выход — с входом управления записью блока оперативной памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит блок дешифраg5 ции, второй и третий коммутаторы данных и второй регистр атрибутов, управляющий вход которого соединен с седьмым выходом формирователя им.пульсов, а выходы — с информационными входами первого регистра атрибутов, первые управляющие входы второго и третьего коммутаторов данных соединены с входом сигнала записи в память устройства, первый, второй и третий

35 выходы блока дешифрации соединены с вторыми управляющими входами соотв тственно первого, второго.и треть . о коммутаторов данных, информационные входы-выходы первой группы второго

4О коммутатора данных соединены с информационными входами-выходами первой группы устройства, информационные входы-выходы первой группы третьего коммутатора данных являются информа45 ционн и входам -BbmopBMH BTopoA группы устройства, информационные входы-выходы вторых групп второго и третьего коммутаторов даннъж подключены к информационным входам-выходам второй группы блока оперативной памяти, соединенным с информационными входами второго регистра атрибутов, управляющий вход блока оперативной памяти соединен с первым выходом арбитра памяти, а вход управления выбором накопителя — с четвертым выходом блока дешифрации, вход управления обращением к памяти которого соединен с входом сигнала обращения

23 1 5064 к памяти устройства, первый управляющий вход является управляющим входом устройства, адресный вход соединен с одним иэ адресных входов устройства, а второй управляющий вход со5 единен с первым выходом дешифратора.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок оперативной памяти содержит два накопителя, инвертор, два элемента ИЛИ и два элемента И, группы информационных входов-выходов накопителей являются информационными входами-выходами первой и второй групп блока, адресные входы накопителей являются адресными входами блока, вход инвертора является управляющим входом блока, а выход подключен к первым входам элементов ИЛИ, вторые входы которых являют- 2р ся входом управления выборкой блока, выходы элементом ИЛИ подключены соответственно к первым входам элементов

И, вторые входы которых являются тактовым входом блока, выходы элементов 25

И подключены к входам выборки накопителей.

3, Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок дешиф78 24 рации содержит дешифратор и четыре элемента ИЛИ, управляющий вход дешифратора является входом управления обращением к памяти блока, информационные входы дешифратора являются ,соответственно первым .Управляющим и адресным входами блока, первый выход дешифратора подключен к первому входу первого элемента ИЛИ, второй вход которого и первый вход второго элемента ИЛИ подключены к третьему выходу дешифратора, четвертый выход которого подключен к второму входу второго элемента ИЛИ, выход первого элемента ИЛИ подключен к первому входу третьего элемента ИЛИ, второй вход которого является вторым управляющим входом блока, первым, вторым и третьим выходами блока являются соответственно выход третьего элемента ИЛИ, второй выход дешифратора и выход второго элемента ИЛИ, входы четвертого элемента ИЛИ подключены к второму выходу дешифратора и выходу второго элемента ИЛИ, выходы первого и четвертого элементов ИЛИ являются четвертым выходом блока.

1506478

Фиг, s иг,4

1506478 фиг, Б

Уиг. 7

1506478

7/

54

27

1506478

150()478

Фиа. 12

УЯх И

Составитель И. Загинайко

Редактор Н. Тупица Техред А. Кравчук Корректор Н. Борисова

Заказ 5442/52 Тираж 469 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101