Устройство для отладки программ

 

Изобретение относится к вычислительной технике и может быть использовано при отладке программ и решении задач оценки эффективности и оптимизации вычислительного процесса. Целью изобретения является повышение достоверности отладки. Устройство содержит регистр кода состояния центрального процессора, регистр ключа защиты памяти, два блока буферной памяти, два триггера, управляющих режимами чтения и записи блоков буферной памяти, два счетчика адреса для адресации ячеек буферной памяти, счетчик времени, который предназначен для подсчета абсолютного времени измерения. Устройство позволяет запоминать состояние центрального процессора, время нахождения в этом состоянии и ключ защиты памяти, соответствующий каждому состоянию процессора во время выполнения исследуемой программы. Эта информация необходима для построения операционной трассы программы. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК

Л0„„1513457 (51) 4 G 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

I (21) 4405071/24-24 (22) 15. 01. 88 (46) 07.10.89. Бюл. 1п 37 (72) В.А. Батраков, С.Л. Вилков и В.И. Сущев (53) 681.3(088.8) (56) В.А. Фараджев и др. Комплекс аппаратных средств ЭВМ для отладки программ реального времени УСИМ, 1980, с. 48-51.

Авторское свидетельство СССР и 980096,, кл. G 06 F 11/26, 1981. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ (57) Изобретение относится к вычислительной технике и может быть использовано при отладке программ и решении задач оценки эффективности и оптимизации вычислительного процесса. Целью изобретения является позыИзобретение относится к вычислительной технике и может быть использовано для отладки программы, а также при решении задач оценки эффективности и оптимизации функционирования вычислительных систем.

Цель изобретения — повьппение достоверности отладки.

На чертеже приведена структурная схема устройства для отладки программ.

Устройство содержит регистр 1 кода состояния, регистра 2 ключа защиты памяти, счетчик 3 времени, схему

4 сравнения, первый 5 и второй 6 блоки буферной памяти (БП), первый 7 и второй 8 счетчики адреса, первый 9 и второй 10 триггеры, первый 11, второй 12 и третий 13 элементы задержки, 2 .шение достоверности отладки. Устройство содержит регистр кода состояния центрального процессора, регистр ключа защиты. памяти, два блока буферной памяти, два триггера, управляющих режимами чтения и записи блоков буферной памяти, два счетчика адреса для адресации ячеек буферной памяти, счетчик времени, который предназначен для подсчета абсолютного времени измерения. Устройство позволяет запоминать состояние центрального процессора, время нахождения в этом состоянии и ключ защиты памяти, соответствующий каждому состоянию процессора во время выполнения исследуЩ емой программы, Эта информация необходима для построения операционной трассы программы, 1 ил. первый 14, второй 15 и третий 16 блоки элементов ИЛИ, блоки 17-21 элементов И, элементы И 22-27, элементы

ИЛИ 28-31, вход 32 задания режима, тактовый вход 33, вход 34 перезаписи, вход 35 логической единицы, первый информационный вход 36, второй информационный вход 37 устройства, выход 38 признака перезаписи, информационный выход 39 устройства.

Устройство работает следующим образом.

В исходном состоянии счетчики 3, 7, 8, триггеры 9, 10 и регистр 1 сброшены в нулевое состояние, блоки

5 и 6 БП очищены.

На нулевом выходе триггера 9 установлены высокий потенциал, который

1513457 4 водиться запись. Одновременно этот импульс через элемент 11 задержки поступает на второй вход блоков элементов И группы 21 и разрешает запись в регистр 1 текущего кода состояния, |и После записи информации в последнюю ячейку блока 6 происходит переполнение счетчика 7 и он обнуляется.

Сигнал с выхода переполнения счетчика .7 через элемент ИПИ 28 поступает на счетный вход триггера 9 и устанавливает последний в единичное состояние. На единичном выходе триггера 9 устанавливается высокий потенциал, который поступает на первый управляющий вход блока 5, второй вход элемента И 23 и второй вход блоков элементов И 17, тем самым устанавливая блок 5 в режим записи.

Одновременно этот потенциал поступает на вход считывания блока 6, первый вход элемента И 25 и первый вход блоков элементов И группы 20, тем самым переводя блок 6 в режим считывания. Запись в блок 5 осуществляется аналогично записи в блок 6, при этом адрес очередной ячейки, определяемый содержимым счетчика 7, поступает на группу адресных входов блока

5 через блок 17 элементов И и блок 14 элементов ИЛИ, а импульс с выхода схемы 4 сравнения — на вход считывания блока 5 через элемент И 23 и элемент ИЛИ 31 ° в Сигнал с выхода переполнения счетчика 7 через элемент ИЛИ 29 поступа35 ет на счетный вход триггера 10, устае навливая его в единичное состояние.

При этом высокий потенциал с единич40 ного выхода триггера поступает через выход 38 устройства в ЭВМ, сигналие- зируя о необходимости перезаписи информации из заполненного блока БП во внешнюю память. Для перезаписи содер45 жимого блока БП из 3ВМ через управляющий вход 34 устройства начинают поступать импульсы.

Очередной импульс, поступая через

19 элемент И -23 и элемент ИЛИ 30 на вход

50 считывания блока 6, обеспечивает считывание из очередной ячейки БП, адрес которой определяется содержимым счетчика 8, которое поступает через .блок 20 элементов И и блок 15 элемен55 тов ИЛИ на группу адресных входов блока 6. поступает на вход записи блока 6, EITopoH вход элемента И 24 и второй ход блока элементов И 19, тем самьж устанавливая блок 6 в режим записи. дновременно этот потенциал поступадт на вход считывания блока 5, первь ход элемента И 26 и первый вход ока элементов И 18, тем самым усанавливая блок 5 в режим считывания

На управляющий вход 35 устройства одается высокий потенциал, который охраняется на весь период работы стройства. Тактовые импульсы ЭВИ, оступающие на вход 33 устройства, ачинают через элемент И 22 постуать на счетный вход счетчика 3 и ход разрешения схемы 4 сравнения. четчиком 3 осуществляется фиксация бсолютного времени измерения. В реистре 2 хранится код текущего ключа ащиты памяти ЭВМ, запись которого существляется через группу 37 инфор ационных входов устройства. На груп у 36 информационных входов устройтва поступает из ЭВМ код текущего остояния центрального процессора например, для ЭС ЕС ЭВМ этот код со тветствует значению четырнадцатого пятнадцатого разрядов слова состония программы). Этот код на схеме 4 равнения сравнивается с кодом предь ущего состояния, который хранится в егистре 1 (в начале работы устройтва этот код принимается равным иу). B случае несовпадения этих кодо о очередному импульсу, поступающем выхода элемента И 22 на вход разре ения схемы 4 сравнения, на ее выход оявляется импульсный сигнал.

Этот сигнал через элемент И 24 и элемент ИЛИ 30 поступает на вход счи гывания блока 6. По этому сигналу ч рез группу информационных входов бло ка 6 в очередную ячейку осуществля ется запись содержимого счетчика 3, регистров 1 и 2.

Адрес очередной ячейки блока 6 в режиме записи определяется содержимым счетчика 7, которое через блок элементов И и блок 15 элементов ИЛИ поступает на группу адресных входов блока 6.

Импульс с выхода схемы 4 сравнения через элемент 12 задержки посту пает также на счетный вход счетчика

7, увеличивая его содержимое на еди ницу и тем самым формируя адрес следующей ячейки, в которую будет проиэСодержимое очередной ячейки с группы информационных выходов блока

151

6 через блок 16 элементов ИЛИ поступает на группу информационных выходов устройства 39. Этим же импульсом, поступаюцим через элемент 13 задержки и элемент И 27 на счетный вход счетчика 8, осуществляется увеличение содержимого счетчика 8 на единицу, тем самым формируется адрес следуюцей ячейки, из которой будет производиться считывание (перезапись).

После считывания содержимого последней ячейки блока 6 происходит переполнение счетчика 8 и он обнуляется. Сигнал с выхода переполнения счетчика 8 через элемент ИЛИ 29 поступает на счетный вход триггера 10 .и устанавливает его в нулевое состояние. Низкий потенциал на его единичном выходе сигнализирует ЭВИ об окончании считывания (перезаписи).

Ячейки блока 6 при считывании обну- ляются

Считывание из блока 5 осуществляется аналогичным образом, при этом адрес очередной ячейки считывания поступает из счетчика 8 через блок

18 элементов И и блок 14 элементов

KIN на группу адресных входов блока 5.

По окончании работы устройства необходимо считать содержимое неполностью заполненного блока БП. Дпя этого введен режим принудительного чтения (перезаписи). В этом режиме на управляющий вход 32 устройства поступает импульс, который через элемент ИЛИ 28 устанавливает триггер 9 в противоположное состояние, тем самьм устанавливая блок БП, находяцийся по окончании работы устройства в режиме записи, в режим считывания. Одновременно этот импульс через элемент ИЛИ 29 устанавливает триггер 10 в единичное состояние.

Считывание из блока БП производится аналогично описанному.

Формула изобретения

Устройство для отладки программ, содержащее первый блок буферной памяти, первый счетчик адреса, первый триггер, первый элемент задержки, первый, второй, третий и четвертый блоки элементов И, первый и второй блоки элементов ИЛИ, регистр кода состояния, схему сравнения, первый элемент ИЛИ, причем группа информационных выходов регистра кода состо-

3457 е яния подключена к первой группе информационных входов схемы сравнения, выход которой соединен с входом первого элемента задержки, единичный

5 выход первого триггера подключен к входу записи первого блока буферной памяти, выходы первого и второго блоков элементов И подключены соответ1О ственно к первому и второму входам первого блока элементов ИЛИ, выходы третьего и четвертого блоков элементов И соединены соответственно с первым и вторым входами второго блока элементов ИЛИ, вход задания режима устройства подключен к первому входу первого элемента ИЛИ, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности отладки, в него введены второй счетчик адреса, второй блок буферной памяти, второй триггер, второй и третий элементы задержки, третий блок элементов

ИЛИ, регистр ключа зациты памяти, 25 счетчик времени, пятый блок элементов И, второй, третий и четвертый элементы ИЛИ, первый, второй, третий, четвертый, пятый и шестой элементы И, причем тактовый вход устройства под30 ключен к первому входу первого элемента И, выход которого соединен с входом разрешения сравнения и со счетным входом счетчика времени, группа выходов которого подключена к соответствуюцим входам группы информационных входов первого и второго блоков буферной памяти, первая группа информационных входов устройства соединена с группой информацион4р ных входов пятого блока элементов И и второй группой информационных входов схемы сравнения, выход которой подключен к первым входом второго и третьего элементов И и к входу вто45 рого элемента задержки, выход которого соединен со счетным входом первого счетчика адреса, группа выходов которого подключена к первым группам первого и третьего блоков элементов

5р И, вторая группа информационных входов устройства подключена к группе входов регистра ключа защиты памяти, группа выходов которого подключена к соответствующим входам групп инфор55 мационных входов первого,и второго блоков буферной памяти, группа выходов регистра кода состояния подключена к соответствующим входам групп информационных входов первого и вто1513457 фого блоков буферной памяти, выход переполнения первого счетчика адреса подключен к первому входу второго элемента ИЛИ и второму входу первого лемента ИЛИ, выход которого соединен 5 о счетным входом первого триггера, ничный выход которого соединен с торым входом второго элемента И, равляющими входами первого и.четО ертого блоков элементов И, первьм ходом считывания второго блока буерной памяти и первым входом четверого элемента И, выход которого содинен с первым входом третьего элеента ИЛИ, выход которого подключен второму входу разрешения считыва- я второго блока буферной памяти, руппа информационных выходов которбо подключена к первой группе входов етьего блока элементов ИЛИ, нуле» ой выход первого триггера соединен упавляющим входом второго блока лементов И, первым входом считываия первого блока буферной памяти, ходом записи второго блока буферой памяти, вторым входом третьего лемента И, управляющим входом третьго блока элементов И и с первым вхоом пятого элемента И, выход котороо соединен с первым входом четверого элемента ИЛИ, выход которого одключен к второму входу считывания ервого блока буферной памяти, группа формационных выходов которого сонена с второй группой входов третьго блока элементов ИПИ, группа выхо-. ов которого является группой инфорационных выходов устройства, вход

1 перезаписи устройства соединен с вторыми входами четвертого и пятого элементов И и входом третьего элемента задержки, выход которого соединен с первым входом шестого элемента И, выход которого подключен к счетному входу второго счетчика адреса, выход переполнения которого подключен к второму входу второго элемента ИЛИ, выход которого соединен со счетным входом второго триггера, единичный выход которого подключен к второму входу шестого элемента И и является выходом признака перезаписи устройства, группа информационных выходов второго счетчика адреса соединена с вторыми группами информационных входов второго и четвертого блоков элементов И, выходы второго и третьего элементов И соединены соответственно с вторыми входами четвертого и третьего элементов ИЛИ, второй вход первого элемента И подключен к шине единичного потенциала устройства, группа выходов первого блока элементов ИЛИ подключена к группе адресных входов первого блока буферной памяти, группа выходов второго блока элементов ИЛИ соединена с группой адресных входов второго блока буферной памяти, выход первого элемента задержки подключен к управляющему входу пятого блока элементов,И, группа выходов которого подключена к группе входов регистра кода состояния, вход задания режима устройства соединен с третьим входом второго элемента ИЛИ.

1513457

Составитель И. Сафронова

Редактор Н. Лазоренко Техред М.дидык Корректор Н. Король т

Заказ 6081/49 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб, д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101