Устройство для адресации к памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении систем памяти микроЭВМ. ЦЕЛЬЮ ИЗОБРЕТЕНИЯ ЯВЛЯЕТСЯ РАСШИРЕНИЕ ФУНКЦИОНАЛЬНЫХ ВОЗМОЖНОСТЕЙ ЗА СЧЕТ АППАРАТНОГО ФОРМИРОВАНИЯ АДРЕСА СПИСКА. ПОСТАВЛЕННАЯ ЦЕЛЬ ДОСТИГАЕТСЯ ПУТЕМ ВВЕДЕНИЯ В СОСТАВ УСТРОЙСТВА РЕГИСТРОВ 4...11, СУММАТОРОВ 18...20, МУЛЬТИПЛЕКСОРОВ 12...16 И ДЕШИФРАТОРА АДРЕСА 17. ПРИ ЭТОМ ОСУЩЕСТВЛЯЕТСЯ МНОГОСТУПЕНЧАТЫЙ ДОСТУП К ЯЧЕЙКАМ СИСТЕМНОЙ ПАМЯТИ С ПОМОЩЬЮ КОСВЕННОЙ АДРЕСАЦИИ, ЧТО ПОЗВОЛЯЕТ ОБЕСПЕЧИТЬ АДРЕСАЦИЮ МАССИВА ПО НАЧАЛЬНОМУ АДРЕСУ БАЗЫ, ВСЛЕДСТВИЕ ЧЕГО ФОРМИРОВАНИЕ АДРЕСОВ ПРОИСХОДИТ ВНЕ ЦЕНТРАЛЬНОГО ПРОЦЕССОРА. 2 ИЛ.

СОЮЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51)4 С 06 F 12 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Шина адреса

Шииа йанних

Шина райеаЕ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К А STOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4363503/24-24 (22) 1 2.01 . 88 (46) 15. 10.89. Бюл. й- 38 (72) И.В.Дементьев и А.С. Папков (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1265754, кл. С 06 F 3/02, 1986

Moglynn D.R Modern mikroprocessor

system design, New-York, 1980, р. 86. (54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ К ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении систем памяти

„„SU„„151516 А 1

2 микро-ЭВМ. Целью изобретения является расширение функциональных возмо кностей за счет аппаратного формирования адреса списка. Поставленная цель достигается путем введения в состав устройства регистров 4-11, сумматоров

18-20, мультиплексоров 12-16 и дешифрагора адреса 17. При этом осуществляется многоступенчатый доступ к ячейкам системной памяти с помощью косвенной адресации, что позволяет обеспечить адресацию массива по начальному адресу базы, вследствие чего формирование адресов происходит вне центрального процессора. 2 ил .

151 5164

Изобретение относится к вычислительной технике и может быть использовано при построении систем памяти микроЭBM.

Целью изобретения является расширение функциональных возможностей за счет аппаратного формирования адреса списка.

На фиг. 1 приведена функциональная 10 схема устройства, на фиг . 2 — мультиплексор.

Устройство (фиг. 1) содержит регистры 1-11 с первого по одиннадцатый, мультиплексоры 12-16 с первого по пя- 15 тый, дешифратор 17 адреса, четвертый

18, третий 19, второй 20 и первый 21 с уммат ор ы.

Устройство работает следующим образом. 20

Возможны три режима работы устройства.

1. Непосредственная адресация.

По входной (внутренней) шине адреса в регистр-защелку 2 поступает шестнад 25 цатиразрядный адрес ячейки системной памяти, в к 1тором осуществляется его хранение. Зажгем на первые входы регистров 3-6 по шине данных подается шестнадцатиразрядный нулевой код. Од- 30 новременно с этим на вход дешифратора

17 адреса поступает адресная комбинация, в соответствии с которой выбирается первый выход данного блока. По внутренней шине управления на другой вход дешифратора 17 адреса поступает управляющий сигнал. С приходом управляющего сигнала на первом выходе дешифратора 17 формируется стробирующий .импульс, поступающий на вход записи 40 регистра 3. Информация, находящаяся на входе регистра 3, запоминается в нем.

Аналогично на вгорой вход дешифратора 17 поступают адресные комбина- 45 ции, выбирающие последовательно 2-й, 3-й и 4-й его выходы. В результате этого нулевой код, поступающий на

4-й, 5-й и 6-й входы регистров, завнутрен 50 ней шине данных на входы регистров

7-11 подаются четырехразрядные коды управления мультиплексорами 12-16, Одновременно по внутренней шине адреса на второй вход дешифратора 17 поступает адресная комбинация, выбирающая пятый выход этого дешифратора, а по внутренней шине управления — сигнал стробирования дешифратора 17, формирующего стробирующий импульс для регистров 7-11, с приходом которого коды управления схемами мультиплексирования "защелкиваются" в этих регистрах. Управляющие коды поступают с выходов этих регистров на управляющие входы мультиплексоров 12-16, коммутируют их таким образом, что информация, хранящаяся в регистрах 2-6, проходит через них на входы сумматоров 18-21 без изменения.

Результат операции сложения с выхода сумматора 18 подается на первый вход сумматора 19 (аналогично для сумматоров 19-21). В результате этих операций, на выходе сумматора 21 формируется физический адрес ячейки системной памяти, который запоминается в регистре 1.

2. Косвенная адресация.

В регистр 2 по внутренней шине адреса заносится смещение адреса ячейки системной памяти. При этом в регистры

3-6 записываются базовые адреса ячейки системной памяти. В регистры 7-11 по внутренней шине данных поступают коды, определяющие смещение информации в мульгиплексорах 12-16. Все последующие операции аналогичны работе устройства в nервом режиме.

3. Относительная адресация.

Данный режим необходим для поиска элементов списка и состоит из двух шагов.

Работа на первом шаге полностью совпадает с работой устройства в первом режиме.

Второй шаг заключается в следующем.

После нахождения физического адреса из ячейки системной памяти считываются данные, которые затем поступают по внутренней шине данных в регистр 3, после этого в регистры 2,4, 5,6 заносятся нулевые коды. Затем в регистры 7-11 заносятся коды, определяющие смещение информации, хранящейся в регистре 3. После выполнения операций сложения в сумматорах 18-21 в регистре 1 находится физический адрес следующей ячейки системной памяти. Данные, прочитанные иэ этой ячейки, поступают по внутренней шине данных в регистр 4. Аналогично в регистры 2,3,5,6 заносятся нулевые коды. Перечисленные выше операции производятся для регистров 5,6. В результате всех указанных действий в реги5 15151 стре 1 будет получен физический адрес элемента списка.

Таким образом, за счет введения в схему регистров 4-11 мультиплексоров

Э

12-16, дешифратора 17 адреса и сумматоров 18 — 20 устройство приобретает новую, описанную выше функцию, что в конечном итоге позволяет сократить количеств<9 обращений центрального про- 1р цессора к системной памяти при выполнении программ.

Формула изобретения

Устройство для адресации к памяти, 15 содержащее с первого по третий регистры и первый сумматор, выход которого соединен с информационным входом первого регистра, выход которого является выходом физического адреса 20 устройства, информационные входы второго и третьего регистров являются соответственно адресным и информационным входами устройства, о т л и ч а ющ е е с я тем, что, с целью расши†25 рения функциональных возможностей за счет аппаратного формирования адреса списка, в него введены регистры с четвертого по одиннадцатый, мультиплексоры с первого по пятый, суммато- ъ ры с второго по четвертый и дешифра64 6 тор адреса, причем информационные входы регистров с четвертого по одиннадцатый соединены с информационньич входом устройства, выходы регистров с второго по шестой соединены соответственно с информационными входами мультиплексоров с первого по пятый, выходы сумматоров с второго по четвертый соединены соответственно с первыми входами сумматоров с первого по" третий, первый вход четвертого сумматора соединен с выходом первого муль типлексора,вторые входы сумматоров с первого по четвертый соединены соответственно с выходами пятого, четвертого, третьего и второго мультиплексоров, выходы регистров с седьмого по одиннадцатый соединены соответственно с управляющими входами мультиплексоров с первого по пятый, адресно вход дешифратора адреса соединен с адресным входом устройства, вход стробирования дешифратора адреса является входом управления устройства, выходы дешифратора адреса с первого по четвертый соединены соответственно с входами записи регистров с третьего по шестой, пятый выход дешифратора адреса соединен с входами записи ре- . гистров с седьмого по одиннадцатьй.

JlS

Ю!Ф

Э0

3!2

Э1

Яб