Устройство цикловой синхронизации

 

Изобретение относится к электросвязи. Цель изобретения - уменьшение вероятности ложного фазирования. Устройство содержит регистр 1 сдвига, дешифратор 2, элемент И 3, счетчик 4, инвертор 5, блокировочный 6 и установочный 7 триггеры. В устройство введены элемент 8 задержки, блок 9 памяти, триггер 10 запрета, блок 11 вычитания, два элемента ИЛИ 13, 14 и дополнительные дешифратор 12, счетчик 15 и элемент И 16. Уменьшение вероятности ложного фазирования обеспечивается за счет дополнительной проверки и защиты текущей фазовой координаты. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.SU„„ А 2 ц 4 Н 04 L 7/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (61) 1338099 (21) 4303770/24-09 (22) 13.07.87 (46) 15. 10.89. Бюл. Р 38 (72) А.Г. Фурман (53) 621.394.662(088.8) (56) Авторское свидетельство СССР

11! 1338099, кл. Н 04 L 7/08, 1986. (54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ (57) Изобретение относится к электросвязи. Цель изобретения — уменьшение вероятности ложного фазирования.

Устр-во содержит регистр 1 сдвига, дешифратор 2, элемент И 3, счетчик

4, инвертор 5, блокировочный 6 и установочный 7 триггеры. В устр-во введены элемент 8 задержки, блок 9 памяти, триггер 10 запрета, блок 11 вычитания, два элемента ИЛИ 13 и 14 и дополнительные дешифратор 12,счетчик 15 и элемент И 16. Уменьшение вероятности ложного фазирования обеспечиваетея эа счет дополнительной— проверки и защиты текущей фазовой координаты. 2 ил.

5 1515 582

Изобретение относится к электросвязи, и иожет быть использовано в системах передачи данных для цикловой синхронизации в дискретном канале свяэи и является усовершенствованием известного устройства по основному авт.св. И 1338099.

Цель изобретения — уменьшение вероятности ложного фаэирования. 1О

На фиг. 1 приведена структурная схема предлагаемого устройства цикловой синхронизации; на фиг. 2 — формат служебного блока данных.

Устройство содержит регистр 1 сдвига, дешифратор 2, элемент И 3, счетчик 4, инвертор 5, блокировочный

6 и установочный 7 триггеры, элемент

8 задержки, блок 9 памяти, триггер

10 запрета, блок 11 вычитания, допол- 20 нительный дешифратор 12, первый 13 и второй 14 элементы ИЛИ, дополнительный счетчик 15 и дополнительный элемент И 16.

Устройство работает следующим об- 25 разом.

В регистр 1 сдвига при отсутствии цикловой синхронизации поступает последовательность служебных и-разрядных блоков данных, каждый из которых 30 содержит последовательность иэ m областей длиной S разрядов каждая (фиг. 2), причем t разрядов области занимает текущая координата (К ) по5 следнего разряда этой области относительно конца служебного блока данных, а остальные S-t разрядов занимает фазовая константа ФК (где j=t-m). °

Входная информация с каждым сдвигом по тактовым импульсам проверяет- 40 ся дешифратором 2, настроенным на прием фазовой константы. Дешифратор

2, обнаружив фаэовую константу, выходным сигналом переводит блокировочный триггер 6 в состояние "1"

45 и разрешает считывание из регистра

1 координаты К области фаэовая кон„5

Ф станта которой дешифрована, и запись ее в счетчик 4 через дополнительный элемент И 16. В начале циклового фаэирования единичный сигнал с инверсного выхода триггера 10 запрета подается на второй вход дополнительного элемента И 16, открывая его, а с прямого выхода нулевой сигнал подается на вход элемента И 3, эакры- вая его.

Координата К; поступает также на входы блока 9 памяти и блока 11 вычитания. Выходной сигнал дешифратора

2 разрешает вычитание текущей координаты К из содержимого блока 9 па"

5 мяти, поступающего на второй вход блока 11. Кроме того, этот же сигнал через элемент 8 задержки, величина которого определяется временем срабатывания блока 11 вычитания, разрешает проверку результата вычитания дополнительным дешифраторов 12. При любом результате дешифрации сигнал с выхода первого элемента ИЛИ 13 разрешает запись текущей информации координаты К в блок 9 памяти. Дополнительный дешифратор 12, настроенный на прием = К вЂ” К -= const обна5+1 j ружив Ь, выходным сигналом "Верно" увеличивает на единицу содержимое дополнительного счетчика 15, а выходным сигналом "Неверно" через второй элемент ИЛИ 14 устанавливает содержимое дополнительного счетчика 15 в "0", С каждым тактовым импульсом происходит вычитание единицы иэ содержимого счетчика 4, которое через каждые S тактов обновляется или подтверждается записью в счетчик 4 очередного значения координаты К до тех пор, пока, насчитав величину q, не срабатывает дополнительный счетчик

15 и своим выходным сигналом установит в "1" триггер 10 запрета (q— число неискаженных координат К приФ нятых подряд, определяюпее вероятность записи в счетчик 4 неискаженной координаты). Сигнал с прямого выхода триггера 10 запрета откроет элемент

И 3, а сигнал инверсного выхода закроет дополнительный элемент И 16, блокируя счетчик 4 от последующих записей. Таким обраэом, дальнейшая работа счетчика 4 будет защищена от возможных искажений координаты К..

Через К тактов счетчик 4 будет обнуJ лен и ннвертор 5 сформирует единичный сигнал на входе элемента И 3 (установочный триггер 7 в начале фазирования установлен в "1" по прямому выходу), т.е. в момент поступления в регистр 1 сдвига последнего разряда служебного блока данных срабатывает элемент И 3 и сбрасывает в "0" блокировочный 6 и установочный 7 триггеры, при этом появляется единичный сигнал на инверсном выходе установочного триггера 7, что свидетельствует об окончании поиска цикловой фазы.

5 1515

В качестве триггера 10 запрета может быть использован, например, триггер RS-типа. Блок 9 памяти может быть выполнен, например, в виде совокупности триггеров D-типа с объединенными входами разрешения записи и объединенными установочными входами.

В качестве блока 11 вычитания может быть использован t-разрядный сумматор, на прямые входы которого подается уменьшаемое, а на инверсные входы — вычитаемое. Дополнительный дешифратор 12 может быть выполнен, например, в виде последовательно соединенной схемы сравнения типа СП-1 (выходного сигнала блока 11 вычитания с константой Д ) с ключом (управляемым выходным сигналом элемента 8 задержки) и инвертором. Выход ключа при сравнении является сигналом

"Верно", а выход инвертора при несравнении — сигналом "Неверно".

Таким образом, предлагаемое устройство обеспечивает по сравнению с известным уменьшение вероятности ложнОго фазирования за счет дополнительной проверки и защиты текущей фазовой координаты.

Формула и з о б р е т е н и я

Устройство цикловой синхронизации по авт. св. 11 1338099, о т л ич а ю щ е е с я тем, что, с целью

382 6 уменьшения вероятности ложного фазирования, в него введены элемент задержки, два элемента ИЛИ, дополнительный элемент И и последовательно

5 соединенные блок памяти, блок вычитания, дополнительньп дешифратор, дополнительный счетчик и триггер запрета, при этом вход элемента задержки и управляющий вход блока вычитания соединены с выходом дешифратора, прямой выход триггера запрета подключен к четвертому входу элемента

И, выход элемента задержки подключен к управляющему входу дополнительного деш»»фратора, второй выход которого подключен к первым входам первого и второго элементов ИЛИ, а первый выход подключен к второму входу пер2О вого элемента ИЛИ, выход которого подключен к управляющему входу блока памяти, информационные входы которого и входы вычитаемого блока вычитания соединены с информационны25 ми входами счетчика, установочный вход дополнительного счетчика соединен с выходом второго элемента

ИЛИ, установочный вход которого и установочные входы триггера запрета, счетчика и блока памяти соединены с установочным входом установочного триггера, а вход записи счетчика соединен с выходом дешифратора через дополнительный элемент

И, второй вход которого соединен с

35 инверсным выходом триггера запрета