Устройство сопряжения процессора и оперативной памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных машин повышенной производительности. Целью изобретения является повышение быстродействия устройства. Устройство содержит регистр 1 микрокоманд, первый 2 и второй 3 дешифраторы, элемент И 4, первый 5 и второй 6 триггеры, с первого по четвертый элементы НЕ 7-10, третий триггер 11, с пятого по восьмой элементы НЕ 12-15, элемент И-ИЛИ-НЕ 16. Устройство обеспечивает повышенное быстродействие при работе процессора с оперативной памятью путем исключения холостых циклов чтения при выборке операндов безадресных команд. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„80„„1517031 (51) 4 С 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ брос

PA) 3апиео oN Чтение 039 б ОИ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ

ПРИ ГКНТ СССР

К А BTOPGHOMY СВИДЕТЕЛЬСТВУ

1 (21) 4387604/24-24 (22) 02.03,88 (46) 23.10,89. Бюл. У 39 (72) А.Г. Засыпкин, А.Н. Долголенко и В.А. Волошин (53) 681,3(088.8) (56) Авторское свидетельство СССР

У 1180908, кл. С 06 F 13/00, 1986.

Computer design, 1978, June, р. 91-98. (54) УСТРОЙСТВО СОПРЯЖЕНИЯ ПРОЦЕССОРА И ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении вычисли2 тельных машин повышенной производительности. Целью изобретения является повышение быстродействия устройства.

Устройство содержит регистр 1 микрокоманд, первый 2 и второй 3 дешифраторы, элемент И 4, первый 5 и второй

6 триггеры, с первого по четвертый элементы НЕ 7-10, третий триггер 11, с пятого по восьмой элементы НЕ 12-15, элемент И-ИЛИ-НЕ 16. Устройство обеспечивает повышенное быстродействие при работе процессора с оперативной памятью путем исключения холостых циклов чтения при выборке операндов безадресных команд. 1 ил.

1517031

Изобретение относится к вычислительной технике и Может быть использовано при построении вычислительных машин п ов ывени ой п рои зв одительно с ти.

Целью изобретения является повыше5 ние быстродействия устройства, Нл чертеже представлена блок-схема устройств а.

Устройство содержит регистр 1 мик- 1О рокоманд, первый и второй дешифраторы

2 и 3, элемент И 4, первый и второй триггеры 5 и 6,.с первого по четвертый элементы HE 7-10, третий триггер

ll, с пятого ио восьмой элементы HE

i2-15 и элемент И-KgH-ÍE 16.

Устройство работает в трех режимах: «ыборки операнда адресной команды, запрета чтения операнда при выборке безадресной команды и запрета чтения операнда при возникновении ппклл регенерации ОЗУ в момент выборки безадресной команды, В режиме выборки операнда адрес»ой комлнды в нулевой микрокоманде адресной команды по микроприказу

Р ГЛЭ на выходе дешифратора 2 поля оперлт;ии возникает сигнал READ OP длительностью в микропрограммный такт, который, проходя через элемент

П 4, поступает на информационный вход в-.орого триггера 6, В моменты врс." ецц Р и Р этого микропрограм5 иного такта на основной процессорной гине появляется код адресной команды, 35 посколт.ку в этом случае в одном из разрядов шины SB12-SB14 обязательно присутствует логическая 1", которая, проходя через один из элементов HE l315 и элемент И-ИЛИ-НЕ 16, вырабатыва- 40 от сигнал Запрет высоким логическим уровне, который, поступая на единичный «ход второго триггера 6, не препятствует занесению в него низкого логического уровня (находящегося на ин- 45 формационном входе) по перепаду из низкого в высокий синхроимпульса.

Следовательно, в следующем микропрограммном такте вырабатывается сигнал

ЕЕ/.П (его перепад из низкого в высокий формируется синхросигналом сброса

PA), который запускает цикл чтения операнда, B Режиме запрета чтения операнда п,и выборке безадресной команды в нулевой микрокоманде микропрограмчы бе адресной команды по микроприказу

РЕЛП на выходе дешифратора 2 поля оперлции возникает сигнал READ OP длительностью в один микропрограммный такт, который, проходя через элемент

И 4, поступает на информационный вход второго триггера 6. По микроприказу

FTCH на выходе дешифратора 3 возникает сигнал FTCP. SP длительностью в один микропрограммный такт, который, проходя через четвертый элемент НЕ 10 поступает на вход элемента И-ИЛИ-НЕ

16 высоким логическим уровнем. В моменты времени Р и Р этого микропрограммного такта на основной процессорной шине появляется код безадресной команды. Так как в этом случае на всех разрядах шины SB12-SB14 находятся логические 0", то, проходя через элементы НЕ 13-15, они вызывают на входах элемента И-ИЛИ-HE

16 логическую "1", При этом на выходе этого элемента возникает сигнал

"Запрет" низким логическим уровнем, который поступает на вход второго триггера 6 и вызывает появление на

его нулевом выходе постоянного уровня логического "0". Так как у триггера нулевой вход имеет приоритет выше, чем С-вход, то независимо от того, что на него приходит синхроимпульс и на его информационном входе присутствует логический "0", состояние его нулевого выхода не изменяется,и сигнал READ, инициализирующий цикл чтения ОЗУ, не возникает, В режиме запрета чтения операнда при возникновении цикла регенерации

ОЗУ в момент выборки безадресной команды для обеспечения сохранности информации в таком ОЗУ необходимо периодически проводить специальные циклы регенерации, при которых обращение к нему запрещено, так как можно получить неопределенную информацию, Поскольку ОЗУ и процессор работают в общем случае асинхронно, то такой цикл может возникнуть при выполнении любой микрокоманды, в том числе и в момент выполнения центральным процессором нулевой микрокоманды подпрограммы выборки безадресной команды..

В этом режиме в начале микропрограммного такта вырабатывается сигнал

READ OP, который через элемент И 4 проходит на информационный вход второго триггера 6, и формируется сигнал

"Запрет". Этот сигнал поступает на единичный вход триггера 6 и запрещает выработку сигнала READ, кроме того, он приходит на информационный

1517031 вход третьего триггера 11, и логиIl tt ческий О заносится на е го единичный вых од и о приходу сиг нала " П рио с та нов " (F RZFF ), который вырабатывает цент5 ральныи процессор в случае возникновения цикла регенерации, С единичного выхода третьего триггера логический

It

0 инвертируется на пятом элементе

НЕ, и логическая "1",поступая на вход tp элемента И-ИЛИ-НЕ 16, вызывает íà его выходе (сигнал "Запрет ) низкий логический уровень на все время регенерационного цикла несмотря на то, что состояние всей информационной шины !5

S, в том числе и разрядов SB12-SB14, неопределенно, Следовательно, синхроимпульс СР12, появляющийся в микропрограммном такте с адресом 1, не вызывает появления сигнала чтения 2О

037 READ. Единичный выход триггера

11 установится в логическую "1" после того, как сигнал FTCH SP пойдет высоким логическим уровнем в микрокоманде с адресом 1 и, пройдя через 25 четвертый элемент НЕ 10 низким логическим уровнем, придет на его нулевой вход и на вход элемента И-ИЛИ-НЕ

16 и снимет сигнал запрета, с информационными входами первого, второго дешифраторов, первый, второй выходы первого дешифратора соединены соответственно с информационным входом первого триггера и с первым входом элемента И, второй вход и выход которого соединены соответственно с первым выходом второго дешифратора и с информационным входом второго триггера, нулевые выходы первого, второго триггеров соединены соответственно с входами первого, второго элементов НЕ, выходы первого, второго элементов НЕ являются выходами устройства для подключения соответственно входов записи и чтения оперативной памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены с третьего по восьмой элементы НЕ, третий триггер и элемент

И-ИЛИ-НЕ, причем вход синхронизации третьего триггера через третий элемент HE соединен с входом устройства для подключения выхода приостанова процессора, второй выход второго дешифратора через четвертый элемент НЕ соединен с единичным входом третьего триггера и с первым входом элемента И-ИЛИ-НЕ, второй вход которого через пятый элемент НЕ соединен с единичным выходом третьего триггера, входы шестого, седьмого восьмого элементов НЕ являются входами устройства для подключения группы информационных выходов процессора, выходы шестого, седьмого и восьмого элементов НЕ соединены с третьим, четвертым, пятым входами элемента

И-ИЛИ-НЕ, шестой вход которого является входом устройства для подключения выхода сброса процессора, выход элемента И-ИЛИ-НЕ соединен с единичными входами первого, второго триггеров и с информационным входом третьего триггера.

Формула изобретения

Устройство сопряжения процессора и оперативной памяти, содержащее регистр микрокоманд, элемент И, первый, второй дешифраторы, первый, второй триггеры и первый, второй элементы

НЕ, причем информационный вход регистра микрокоманд является входом устройства для подключения командного 4р выхода процессора, вход синхронизации регистра микрокоманд и входы синх— ронизации первого, второго триггеров являются входом устройства для подключения выхода синхронизации процес- 45 сора, первый, второй выходы регистра микрокоманд соединены соответственно с

Составитель С, Бурухин

Редактор О. Юрковецкая Техред Л,Олийнык Корректор Н ° Король

Заказ 6391/51 Тираж 668 Подпис ное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101