Ассоциативный процессор

 

Изобретение относится к вычислительной технике и может быть использовано как самостоятельный ассоциативный процессор и как составной элемент матричных ассоциативных вычислительных машин. Целью изобретения является расширение функциональных возможностей за счет использования систем счисления по любому модулю основания. Цель достигается тем, что ассоциативный процессор содержит ассоциативную матрицу памяти, содержащую матрицу размером их n m триггеров, первую, вторую и третью матрицы размером n m каждая элементов И, матрицу размером n m элементов сравнения, первую и вторую группы из n блоков управления каждая, блок сдвига, регистр маски, блок управления и блок ввода-вывода. 3 з.п. ф-лы, 4 табл., 7 ил.

Изобретение относится к вычислительной технике и может быть использовано как самостоятельный ассоциативный процессор и как составной элемент матричных ассоциативных вычислительных машин. Целью изобретения являетя расширение функциональных возможностей за счет использования систем счисления по любому модулю основания. На фиг. 1 приведена функциональная схема предлагаемого ассоциативного процессора; на фиг.2 - функциональная схема ассоциативной ячейки памяти; на фиг.3 - функциональная схема первых блоков управления первой и второй групп ассоциативной матрицы памяти; на фиг.4 - функциональная схема блоков управления с второго по n-й первой и второй групп ассоциативной матрицы памяти; на фиг. 5 - функциональная схема блока управления; на фиг.6 - функциональная схема блока сдвига; на фиг.7 - функциональная схема блока ввода-вывода. Ассоциативный процессор (см. фиг. 1) содержит ассоциативну матрицу 1 памяти размером nxm из однотипных ассоциативных ячеек памяти, где m - количество разрядов матрицы, n - количество строк матрицы, i-я строка матрицы 1 содержит ассоциативный регистр 2 памяти, i-е блоки 3.i и 4.i управления первой и второй групп, регистр 5 маски, блок 6 ввода-вывода, регистр 7 сдвига, блок 8 управления, информационные входы-выходы 9 ассоциативных ячеек памяти, маскирующие шины 10 ассоциативных ячеек памяти, управляющие шины 11, шина 12 совпадения ассоциативных регистров 2 памяти, выходы 13 разрешения чтения блоков 3 управления, выходы 14 разрешения записи, выходы 15 разрешения выдачи управляющей информации, вход 16 блокировки блока 3 управления, вход 17 блокировки блока 4 управления, с первого по десятый выходы 18-27 блока 8 управления, первую группу 28, вторую группу 29 выходов блока 8 управления, вход 30 признака внешнего управления, вход 31 сброса, вход 32 выборки, тактовый вход 33 ассоциативного процессора, вход 34 записи, вход 35 чтения ассоциативного регистра, вход 36 записи в регистр маски ассоциативного процессора, вход 37 признака блокировки, вход 38 признака установки ассоциативного процессора, входы 39 режима блоков управления первой группы, входы 40 режима блоков управления второй группы, информационный вход-выход 41 ассоциативного процессора, выход 42 запроса на обмен ассоциативного процессора. Каждая ассоциативная ячейка памяти (см. фиг.2) содержит триггер 43 матрицы nxm, элемент сравнения 44 матрицы размером nxm, элементы И 45, 46 и 47 соответственно первой, второй и третьей матриц размером nxm. Каждый блок 3 управления (см. фиг.3 и 4) содержит IK-триггер 48, семь элементов И 49-55, два элемента ИЛИ 56-57, каждый блок 4 управления (см. фиг.3 и 4) содержит IK-триггер 58, элемент И 59 и элемент ИЛИ 60. Блок 8 управления (см. фиг.5) содержит десять элементов 2И-ИЛИ 61-70, триггер 71, дешифратор 72, шесть элементов ИЛИ 73-78 и пять элементов И 79-83. Регистр 7 сдвига (см. фиг.6) содержит 12 мультиплексоров 84-95, шесть элементов ИЛИ 96-101, два элемента И 102, 103. Блок 6 ввода-вывода (см. фиг.7) содержит два мультиплексора 104 и 105. Работа ассоциативного процессора (АП) основана на табличном способе счисления по позициям при помощи программ, причем в качестве таблиц используются элементарные таблицы умножения, деления, сложения, вычитания от 0-9 или любые другие таблицы, причем программы и таблицы хранятся в ассоциативных ячейках памяти. Управление ассоциативными ячейками осуществляется по двум каналам, один из которых используется для работы управляющей программы, а другой используется управляющей программой для поиска необходимых таблиц, данных и свободных ячеек. Для ввода необходимых программ, элементарных таблиц, а затем массивов данных на шины 30, 38 и 37 подаются единичные сигналы "Управление внешнее", "Установка в единичное состояние" триггеров 58 и "Блокировка". После установки триггеров 58 в единичное состояние сигналы с шины 38 снимаются, подается информация на информационные входы-выходы 41, необходимая для записи в ассоциативный процессор (подпрограмма работы, константы, информация для обработки) и подается сигнал "Запись" на шину 34, при этом запись разрешена только в первую строку, а остальные строки заблокированы триггерами 58 через элементы И 59 и шины 17 предыдущей строки. Через время, необходимое для записи информации в строку, подается единичный импульс выборки по шине 32. По заданному фронту этого импульса триггер 58 блока управления устанавливается в нулевое состояние и снимает блокировку обращения к другим строкам. В следующем такте единичного импульса по шине 32 выборки записывается информация в следующую строку и так далее, пока не закончится запись. Чтение информации с АП осуществляется воздействием уровня логической единицы на входы 30, 37 и 38. Затем по сигналу "Есть информация" (ЕИ2) по шине 17 внешнее устройство управления снимает единичный уровень сигнала с шины 38 и подает уровень логической единицы на шину 35 чтения. Подавая последовательно сигналы "Выборка" по шине 32, на шине 9 будут формироваться с первой до n строки матрицы. Опрос содержимого ассоциативной матрицы памяти осуществляется подачей уровня логической единицы сигнала "Управление внешнее" по шине 30, кода маски по шине входа-выхода 41 и сигнала "Запись в регистр маски" по шине 36. После записи в регистр маски сигнал "Запись в регистр маски" снимается, при отсутствии на шинах 34 записи, 35 чтения и на шинах 16, 17 (ЕИ1, ЕИ2) высокого уровня на выходе 18 элемента 2И-ИЛИ 68 блока 8 управления установится высокий уровень опроса, на шину 41 подается код аргумента, который может быть меткой программы, на шину 32 подается единичный импульс "Выборка". При совпадении кода аргумента с немаскированной частью информации строк матрицы, на шинах 12 устанавливается уровень логической единицы. Па заднему фронту импульса "Выборка" фиксируются результаты сравнения на триггерах 58, инверсные выходы этих триггеров 58 устанавливают на выходной шине 17 сигнал "Есть информация", который разрешает обращение к совпавшим строкам по порядку аналогично описанному выше режиму чтения и записи при внешнем управлении. Поле матрицы разделено на части: поле меток, поле информации. Каждая строка подпрограммы кодируется одной меткой. Допустим, подпрограмма сложения кодом "+", умножение кодом "х" и т.д. В режиме "Опрос" подпрограммы участвует поле меток. Для перехода на управление от подпрограммы, хранящейся в ассоциативной матрице памяти, подается уровень логической единицы сигнала "Управление внешнее" по шине 30, кода маски по шине 41 и сигнала "Запись в регистр маски" по шине 36. После записи в регистр маски сигнал "Запись в регистр маски" снимается, на шину 41 подается код аргумента, который является меткой подпрограммы. На шину 33 подается сигнал логической единицы, по заднему фронту которой устанавливаются в единичное состояние триггеры 48 совпавших строк ячеек, инверсные выходы которых устанавливают в ноль соответствующие им триггеры 58, что обеспечивает чтение первой совпавшей строки по управляющим шинам 11 через элементы И 49 и 47. По заднему фронту тактового сигнала (ТИ) последовательно читаются по порядку все совпавшие строки. Внутреннее управление осуществляется при помощи блока 8 управления, на который поступает в позиционном коде информация с управляющих шин 11. В табл.1 в виде управляющего слова приводится пример распределения управляющих шин по разрядам, в соответствии с которым приведен пример конкретного выполнения устройства. Дешифратор 72 управления блоком сдвига производит дешифрацию управляющих сигналов в соответствии с табл.2. В табл.3 приведено назначение управляющих сигналов на V-входах мультиплексоров 104 и 105 блока 6 ввода-вывода. Логические операции сравнения, умножения и логического сложения осуществляются следующим образом. Операция сложения осуществляется непосредственно при опросе ассоциативной матрицы памяти (АЗУ), операция логического умножения осуществляется путем записи информации в незамаскированные строки, логическое сложение - это запись двух слов в одну ячейку, причем первое записывается без маски, а для второго слова записи маски будет являться код первого слова. Арифметические операции осуществляются табличным способом как по внутренней подпрограмме, так и по внешнему управлению по элементарным таблицам сложения, вычитания, умножения, деления, извлечения квадратного корня и другим, причем вычисления производятся по позициям над числами с произвольной длиной. В табл.4 приведен пример записи элементарных таблиц в память АП. Рассмотрим пример выполнения операции сложения в десятичном счислении. Допустим, вместе с подпрограммами и таблицами ввели два числа, которые необходимо сложить 1345+1942. При вводе каждая цифра кодировалась своим весом в виде метки: 5 и 2 - весом единиц, 4 кодировалась весом десятки, следующая - сотни и так далее. Подпрограммы могут быть составлены для вычисления со старших или с младших позиций. Допустим, выбрана подпрограмма, начала вычислений с младших позиций. При появлении на информационных шинах в режиме опроса кода "+" и тактового импульса на шине 33, триггеры 48, информация которых в поле меток совпала с кодом "+", установятся в единичное состояние. На шине ЕИ1 (16) появляется нулевой уровень, АП переходит в режим обработки информации. По каждому тактовому импульсу на входе 33 при отсутствии блокировки на шине 37 и логического нуля в 4-м и 14-м разрядах управляющего слова (запрос к внешнему устройству) вырабатывается сигнал Вбр1 на шине 20, по которому читаются последовательно команды подпрограммы сложения. По первой команде заносится код на регистр маски для выделения при "опросе" кода веса чисел, затем команда "опроса" чисел с кодом веса единицы. Результат опроса запоминается на триггерах 48. При выполнении этой операции ставится условие, переход к подпрограмме с ЕИ2 по нулю или "1". При наличии чисел с весом "1" в десятичном счислении, в данном случае 2 и 5, на шине ЕИ2 (17) нулевой уровень, т. е. осуществляется переход по нулю, если ЕИ2 равен 1, то осуществляется метка "+" и при условии сигнал ЕИ2 равен нулю, числа 2 и 5 заносятся в блок сдвига и метятся, что они выбраны. Затем заносится код в регистр маски для маскирования результата табличной операции в режиме опроса таблицы. Затем опрашивается таблица сложения от 0-9. Следующая команда читает результат опроса таблицы с занесением его на блок сдвига. Следующие команды заносят старшую позицию результата сложения в свободные строки АЗУ с весом десятки и снова выполняется команда опроса числа с весом единиц. Затем повторяется команда "опроса" чисел с кодом веса единицы. В данном случае больше чисел с весом "1" нет. По этому условию программа сложения переходит к ветви подпрограммы с меткой "+" и при условии ЕИ2 равен единице. По этой ветви подпрограммы результат с блока сдвига, младшая позиция с кодом позиции выбранных чисел записывается в массив выдачи АЗУ и сбрасывается регистр сдвига. В этом случае записывается число 7 с весом кода десятки. Переходят на ветвь метки "+" при условии ЕИ2 равен 0. Числа по результату опроса заносятся в блок сдвига, метятся строки выбранных чисел и опять опрашивается таблица сложения, читается результат сложения. Старшая позиция полученного значения чисел, если она есть, записывается с весом на 1 больше, а младшая остается в блоке сдвига. Если чисел с этим весом больше нет, то результат записывается в массив вывода кодом десятки и программа переходит к опросу чисел с кодом позиции сотни. В данном примере 4+4=8, записывают 8 с кодом позиции десять, сложение чисел с кодом позиции сто-3 и 9. При опросе таблицы сложения для 3 и 9 и чтения результата сложения, получается число 12, содержащее две позиции, старшую 1 с кодом веса позиции тысяча и младшую 2 с кодом веса позиции сотни. Число "1" старшей позиции записывается в массив выдачи с весом позиции тысяча, а 2 - в массив выдачи с весом сотни, и программа переходит к сложению чисел с кодом веса тысячи. Читают числа с кодом веса тысяча, метят, опрашивают таблицу сложения от 0-9, читают результат и заносят на блок сдвига старшую позицию результата, если она есть, записывают в свободную строку с кодом веса на 1 больше, а младшая остается в блоке сдвига. Затем опрашиваются числа с весом тысяча. Числа с такой позицией есть. Заносят следующее число на блок сдвига. Метят эту строку, затем опрашивают таблицу сложения. Результат операции сложения заносят в блок сдвига, если в результате сложения появляется старшая позиция, записывают ее в свободную ячейку с кодом веса позиции на 1 больше и снова опрашивается входной массив, есть ли числа с позицией тысяча. В данном примере чисел с кодом позиции тысяча больше нет. Результат в данном случае 3 записывается в массив выдачи с кодом веса позиции тысяча и т.д. В подпрограммах умножения, деления, извлечения квадратного корня и других требуется переходить от одной подпрограммы к другой и вернуться к данному продолжению. В блок сдвига заносится метка новой подпрограммы, а в свободную ячейку, например с меткой "100", записывается метка подпрограммы или ветви подпрограммы, на которую необходимо вернуться. Сбрасываются триггеры 48 и 58, информация с блока сдвига подается на информационные шины, а блок 8 управления вырабатывает сигнал опроса по шине 18 и сигнал выборка-1 (Вбр-1) по ЕИ1, равный 1, так как все триггеры 48 в сброшенном состоянии. При совпадении информации, занесенной в блок сдвига, и информации в строках матрицы АЗУ, триггеры 48 блоков 3 управления установятся в единичное состояние. На шине ЕИ1 (16) установится нулевой уровень, который переводит АП в режим чтения новой подпрограммы. По окончании работы новой подпрограммы читается ячейка с меткой "100". Эту метку заносят в блок сдвига и опрашивают содержимое АЗУ по этой метке, являющейся меткой возврата. Для прерывания или перевода на другой режим, или на другую подпрограмму, используются сигналы на управляющих шинах 14р и 4р, шине 30 "Управление внешнее" и внешние управляющие шины, с выхода 20 блока управления выдается сигнал блокировки, на шины 32 и 30 подается единичный уровень, который переводит АЗУ на управление от внешних сигналов.

Формула изобретения

1. АССОЦИАТИВНЫЙ ПРОЦЕССОР, содержащий блок ввода - вывода, блок управления, первую группу из n блоков управления, где n - число строк ассоциативной памяти, блок сдвига, регистр маски, матрицу триггеров размером n · m, где m - длина строки ассоциативной памяти, матрицу элементов сравнения размером n · m, первую и вторую матрицы элементов И размером n · m каждая, причем j-й выход (где j= 1,...,m) регистра маски подключен к первым входам элементов сравнения j-го столбца матрицы элементов сравнения и к первым входам элементов И j-го столбца первой матрицы элементов И, j-й информационный вход - выход блока ввода - вывода подключен к j-му информационному входу регистра маски, к j-му информационному входу блока сдвига, к вторым входам элементов сравнения j-го столбца матрицы элементов сравнения, к информационным входам триггеров j-го столбца матрицы триггеров и объединен с выходами элементов И j-го столбца второй матрицы элементов И, информационный вход - выход процессора подключен с (m + 1)-му информационному входу - выходу блока ввода - вывода, выход элемента И i-й строки (где i = 1,...,n) j-го столбца первой матрицы элементов И подключен к входу синхронизации триггера i-й строки j-го столбца матрицы триггеров, прямой выход которого подключен к третьему входу элемента сравнения i-й строки j-го столбца матрицы элементов сравнения и к первому входу элемента И i-й строки j-го столбца второй матрицы элементов И, инверсный выход триггера i-й строки j-го столбца матрицы триггеров подключен к четвертому входу элемента сравнения i-й строки j-го столбца матрицы элементов сравнения, первый выход k-го блока управления первой группы (где k = 1,...,n - 1) подключен к первому входу режима (k + 1)-го блока управления первой группы, отличающийся тем, что, с целью расширения функциональных возможностей за счет использования систем счислений по любому модулю основания, он содержит вторую группу из n блоков управления и третью матрицу элементов И размером n · m, причем входы признака внешнего управления, начальной установки, признака выборки, вход записи, вход чтения, вход записи значения маски и тактовый вход процесса подключены соответственно к входам режима с первого по шестой и к тактовому входу блока управления, вход признака блокировки процессора подключен к первым входам режима первых блоков управления первой и второй групп, вход признака установки процессора подключен к вторым входам режима блоков управления первой группы, первый выход n-го блока управления первой группы подключен к выходу признака чтения процессора и к седьмому входу режима блока управления, восьмой вход режима которого подключен к первому выходу n-го блока управления второй группы, первый выход k-го блока управления второй группы подключен к первому входу режима (k + 1)-го блока управления второй группы, первый вход блока управления подключен к третьим входам режима блоков управления первой группы и к вторым входам режима блоков управления второй группы, первый выход k-го блока управления первой группы подключен к третьему входу режима (k + 1)-го блока управления второй группы, второй и третий выходы блока управления подключены соответственно к четвертым входам режима блоков управления первой группы и к пятым входам режима блоков управления первой группы соответственно, четвертый выход блока управления подключен к третьему входу режима первого блока управления и к четвертым входам режима блоков управления с второго по n-й второй группы, пятый выход блока управления подключен к четвертому входу режима первого блока управления и к пятым входам режима блоков управления с второго по n-й второй группы, шестой выход блока управления подключен к пятому входу режима первого блока управления и к шестым входам режима блоков управления с второго по n-й второй группы, седьмой выход блока управления подключен к шестому входу режима первого блока управления и к седьмым входам режима блоков управления с второго по n-й второй группы, восьмой выход блока управления подключен к седьмому входу режима первого блока управления и к восьмым входам режима блоков управления с второго по n-й второй группы, девятый, десятый и одиннадцатый выходы блока управления подключены соответственно к входу записи, к входу считывания регистра маски и к выходу запроса на обмен ассоциативного процессора, первая и вторая группа выходов блока управления подключены соответственно к управляющим входам блока ввода - вывода и к управляющим входам группы блока сдвига, выходы которого подключены соответственно к информационным входам блока ввода - вывода, второй, третий и четвертый выходы i-го блока управления второй группы подключены соответственно к вторым входам элементов И i-й строки второй матрицы элементов И, к вторым входам элементов И i-й строки первой матрицы элементов И и к первым входам элементов И i-й строки третьей матрицы элементов И, второй вход элемента И i-й строки j-го столбца третьей матрицы элементов И подключен к прямому выходу триггера i -й строки j-го столбца матрицы триггеров, выходы элементов сравнения i-й строки матрицы элементов сравнения подключены соответственно к группам входов режима i-х блоков управления первой и второй групп, выходы элементов И первого столбца третьей матрицы элементов И объединены и подключены к первому входу режима группы блока управления, к восьмому входу режима первого блока управления второй группы, к девятым входам режима блоков управления с второго по n-й второй группы и к первому управляющему входу блока сдвига, выходы элементов И второго столбца третьей матрицы элементов И объединены и подключены к второму входу режима группы блока управления и к второму управляющему входу блока сдвига, выходы элементов И l-го столбца (где l = 3,...,m) третьей матрицы элементов И объединены и подключены к l-му входу режима группы блока управления, второй выход первого блока управления первой группы подключен к девятому входу режима первого блока управления второй группы, пятый выход которого подключен к шестому входу режима первого блока управления первой группы, второй выход a-го блока управления (где a = 2,...,n) первой группы подключен к десятому входу режима a-го блока управления второй группы, пятый выход которого подключен к шестому входу режима a-го блока управления первой группы. 2. Процессор по п.1, отличающийся тем, что каждый блок управления первой группы содержит триггер, элемент И и элемент ИЛИ, причем в каждом блоке управления первой группы первый вход режима блока управления первой группы подключен к первому информационному входу триггера и к первому входу элемента И, выход которого подключен к первому выходу блока управления первой группы, второй вход режима которого подключен к входу установки в единицу триггера, прямой выход которого подключен к второму выходу блока управления первой группы, третий, четвертый, пятый и шестой входы режима которого подключены соответственно к второму информационному входу триггера, к входу синхронизации триггера, к первому и второму входам элемента ИЛИ, выход которого подключен к входу установки в ноль триггера, инверсный выход которого подключен к второму входу элемента И, группа входов режима блока управления первой группы подключена соответственно к группе информационных входов триггера. 3. Процессор по п.1, отличающийся тем, что каждый блок управления второй группы содержит триггер, семь элементов И и два элемента ИЛИ, при этом в первом блоке управления второй группы первый вход режима первого блока управления второй группы подключен к первому информационному входу триггера и к первым входам элементов И с первого по пятый, второй вход режима первого блока управления второй группы подключен к второму информационному входу триггера, третий вход режима первого блока управления второй группы подключен к второму входу второго элемента И, четвертый вход режима первого блока управления второй группы подключен к первому входу шестого элемента И и к второму входу пятого элемента И, пятый вход режима первого блока управления второй группы подключен к первому входу седьмого элемента И и к второму входу четвертого элемента И, шестой и седьмой входы режима первого блока управления второй группы подключены соответственно к входу установки в ноль и к входу синхронизации триггера, восьмой вход режима первого блока управления второй группы подключен к вторым входам шестого и седьмого элементов И, девятый вход режима первого блока управления второй группы подключен к третьим входам элементов И с четвертого по седьмой, в каждом блоке управления с второго по n-й второй группы первый вход режима каждого блока управления с второго по n-й второй группы подключен к первому информационному входу триггера и к первым входам элементов И с первого по четвертый, второй вход режима каждого блока управления с второго по n-й второй группы подключен к второму информационному входу триггера, третий вход режима каждого блока управления с второго по n-й второй группы подключен к первому входу пятого элемента И, четвертый вход режима каждого блока управления с второго по n-й второй группы подключен к второму входу второго элемента И, пятый вход режима каждого блока управления с второго по n-й второй группы подключен к второму входу пятого элемента И и к первому входу шестого элемента И, шестой вход режима каждого блока управления с второго по n-й второй группы подключен к второму входу четвертого и к первому входу седьмого элементов И, седьмой и восьмой входы режима каждого блока управления с второго по n-й второй группы подключены соответственно к входу установки в ноль и к входу синхронизации триггера, девятый вход режима каждого блока управления со второго по n-й второй группы подключен к вторым входам шестого и седьмого элементов И, десятый вход режима каждого блока управления с второго по n-й второй группы подключен к третьим входам элементов И с четвертого по седьмой, в каждом блоке управления второй группы прямой выход триггера подключен к третьему входу второго и к второму входу третьего элементов И, группа входов режима блока управления второй группы подключена соответственно к группе информационных входов триггера, выход первого элемента И подключен к первому выходу блока управления второй группы, выходы второго, пятого и шестого элементов И подключены соответственно к входам первого элемента ИЛИ, выход которого подключен к второму выходу блока управления второй группы, выходы четвертого и седьмого элементов И подключены соответственно к входам второго элемента ИЛИ, выход которого подключен к третьему выходу блока управления второй группы, выход третьего элемента И подключен к четвертому выходу блока управления второй группы, инверсный выход триггера подключен к второму входу первого элемента И и к пятому выходу блока управления второй группы. 4. Процессор по п. 1, отличающийся тем, что блок управления содержит триггер, дешифратор, пять элементов И, шесть элементов ИЛИ и десять элементов 2И - ИЛИ, причем первый вход режима блока подключен к первым входам первого элемента ИЛИ, элементов 2И - ИЛИ с первого по восьмой и первого элемента И, второй вход режима блока подключен к вторым входам элементов 2И - ИЛИ с первого по четвертый, третий вход режима блока подключен к второму входу шестого элемента 2И - ИЛИ, к первому входу девятого элемента 2И - ИЛИ, к второму входу восьмого элемента 2И - ИЛИ и к первому входу второго элемента И, с четвертого по шестой входы режима блока подключены соответственно к второму входу седьмого элемента 2И - ИЛИ, к второму входу пятого элемента 2И - ИЛИ, к первому входу второго элемента ИЛИ, седьмой вход режима блока подключен к первым входам третьего элемента И и десятого элемента 2И - ИЛИ, восьмой вход режима блока подключен к второму входу десятого элемента 2И - ИЛИ, тактовый вход блока подключен к третьему входу шестого и к второму входу девятого элементов 2И - ИЛИ, первый вход режима группы подключен к первому входу третьего элемента ИЛИ, к второму входу первого элемента ИЛИ, к первому входу четвертого элемента ИЛИ, к второму входу второго элемента ИЛИ и к первому входу дешифратора, первый выход которого подключен к первому входу пятого элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента ИЛИ, второй вход режима группы блока подключен к вторым входам третьего и четвертого элементов ИЛИ и к третьему входу первого элемента ИЛИ, выход которого подключен к третьим входам элементов 2И - ИЛИ с первого по пятый, к четвертому входу шестого элемента 2И - ИЛИ и к третьему входу седьмого элемента 2И - ИЛИ, с третьего по девятый входы режима группы блока подключены соответственно к четвертым входам первого и второго элементов 2И - ИЛИ, к пятому входу шестого элемента 2И - ИЛИ, к четвертым входам пятого, седьмого, третьего и четвертого элементов 2И - ИЛИ, десятый вход режима группы подключен к первому входу шестого элемента ИЛИ и к второму входу второго элемента И, одиннадцатый вход режима группы блока подключен к второму входу шестого элемента ИЛИ и к третьему входу восьмого элемента 2И - ИЛИ, двенадцатый и тринадцатый входы режима группы блока подключены соответственно к второму входу дешифратора и к второму входу третьего элемента И, выход которого подключен к информационному входу триггера, прямой и инверсный выходы которого подключены соответственно к первым входам четвертого и пятого элементов И, выход десятого элемента 2И - ИЛИ подключен к вторым входам четвертого и пятого элементов И и к первому выходу блока, второй, третий и четвертый выходы которого подключены соответственно к входам шестого, второго элементов 2И - ИЛИ и к выходу третьего элемента ИЛИ, выход пятого элемента 2И - ИЛИ подключен к третьему и четвертому входам десятого элемента 2И - ИЛИ и к пятому выходу блока, выход седьмого элемента 2И - ИЛИ подключен к пятому и шестому входам десятого элемента 2И - ИЛИ, к четвертому входу восьмого элемента 2И - ИЛИ, к второму входу первого элемента И и к шестому выходу блока, седьмой выход которого подключен к выходу первого элемента 2И - ИЛИ, выход девятого элемента 2И - ИЛИ подключен к входу синхронизации триггера и к восьмому выходу блока, девятый выход которого подключен к выходу второго элемента ИЛИ, выход третьего элемента 2И - ИЛИ подключен к десятому выходу блока, выход шестого элемента ИЛИ подключен к третьему и четвертому входам девятого элемента 2И - ИЛИ и к одиннадцатому выходу блока, выходы первого, второго, четвертого и пятого элементов И и выход восьмого элемента 2И - ИЛИ подключены соответственно к выходам первой группы блока, выход четвертого элемента 2И - ИЛИ подключен к входу установки в ноль триггера и к первому выходу второй группы блока, выходы с второго по девятый второй группы блока подключены соответственно к выходу пятого элемента ИЛИ и к выходам с первого по седьмой дешифратора.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10