Устройство для сопряжения двух магистралей
Изобретение относится к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах. Цель изобретения - увеличение быстродействия за счет одновременно доступа к памяти и возможности реализации обмена с учетом приоритета машин и приоритета операций обмена. Поставленная цель достигается тем, что устройство содержит адресно-информационные выходы 1 и 2 магистралей, регистры 3 и 4 адреса, коммутаторы 5 и 6 магистралей, выходы 7 и 8 управления обменом магистралей, дешифраторы 9 и 10 зоны, группы 11 и 12 элементов И, блок 13 памяти выходы 14 и 15 чтения магистралей, элементы И 16-36, выходы 37 и 38 записи магистралей, входы 39 и 40 ответа магистралей, триггеры 41-46, схему 47 сравнения, элементы 48 и 49 задержки, элементы ИЛИ 50-55, генератор 56 тактовых импульсов, вход 57 приоритета машины, вход 58 приоритета операции, формирователи импульса 59-61, счетчик 62. 4 ил.
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК
А1 (19) 01) дц 4 G 06 F 13/14
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АBTOPCHOMY СВИДЕТЕЛЬСТВУ
>7 58
7 19 37,39
lt 3
22
7Б !
ЮЧ
27 12
% и
2 И
s8 ФО
8 7$
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
1 (21 ) 4387603/24-24 (22) 02.03.88 (46) 23.11.89. Бюл. К 43 (72) CeH ° Ткаченко, И.А. Ручка, Г.Н. Тимонькин и В.С. Харченко (53) 681.325 (088.8) (56) Авторское свидетельство СССР
Ф 1156080, кл. G 06 F 13/00, 1985.
Авторское свидетельство СССР
9 1283781, кл. G 06 F 13/14, 1987. (54) УСТРОЙСТВО ДПЯ СОПРЯЖЕНИЯ ДВУХ
МАГИСТРАЛЕЙ
1 (57) Изобретение относится к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах. Цель изобретения — увеличение быстродействия эа счет одновременного доступа к памяти и возможности реализации
2 обмена с учетом приоритета машин и ) приоритета операций обмена. Поставленная цель достигается тем, что устройство содержит адресно-информационные
° выходы 1 и 2 магистралей, регистры
3 и 4 адреса, коммутаторы 5 и 6 магистралей, выходы 7 и 8 управления обменом магистралей, дешифраторы 9 и 10 зоны, группы 11 и 12 элементов
И, блок 13 памяти, выходы 14 и 15 чтения магистралей, элементы И 1636, выходы 32 и 38 записи магистралей, входы 39 и 40 ответа магистралей, триггеры 41-46, схему 47 сравнения, элементы 48 и 49 задержки, элементы ИЛИ 50-55, генератор 56 тактовых импульсов, вход 57 приоритета машины, вход 58 приоритета операции, формирователи 59-61 импульсов, счетчик 62. 4 ил.
1524061
Изобретение относится к вычислительной технике и может быть исгользовано в многомашинных и многопроцессорных вычислительных системах.
Цель изобретения — увеличение
5 быстродействия за счет одновременного доступа к памяти и реализации сеансов обмена с учетом приоритета машин и операций. 1О
На фиг. l приведена структурная схема устройства; на фиг.2 — временная диаграмма работы устройства для случая, когда на п-ом такте два процессора обращаются к устройству; на фиг.3 — временная диаграмма работы устройства в дублированной системе, когда два процессора читают из блока на фиг.4 — временная диаграмма, описывающая одиночный доступ к устройст- 2
20 ву приоритетной машиной по приоритетной операции.
Устройство содержит адресно-информационные выходы 1 и 2 магистралей, регистры 3 и 4 адреса, коммутаторы
5 и 6 магистралей, выходы 7 и 8управления обменом магистралей, дешифраторы 9 и 10 зоны, группы И 11 и 12 элементов, блок 13 памяти, выходы 14 и
15 чтения магистралей, элементы, И 1636, выходы 37 и 38 записи магистралей, входы 39 и 40 ответа магистралей, триггеры 41-46, схему 47 сравнения, элементы 48 и 49 задержки, элементы ИЛИ 50-55, генератор 56 тактовых импульсов, сигнальный вход 57 приоритета машины, сигнальный вход 58 приоритета операции, формирователи
59-61 импульса, счетчик 62.
Ацресно-информационные входы 1 и 40
2 первой и второй магистралей соединены с информационными входами первого
3 и второго 4 регистров адреса, а также с первыми группами информацион-, ных входов-выходов первого 5 и второ- 45
ro 6 коммутаторов магистралей„ Синхровходы первого 3 и второго 4 регистров адреса соединены с выходами управления обменом первой 7 и второй 8 магистралей: Информационные выходы первого 3 и второго 4 регистров адреса соединены с входами первого 9 и второго 10 дешифраторов зоны, а также с первымивходами элементов И первой 11 и второй 12 групп. Выходы элементов И первой 11 и второй 12 групп соедине55 ны с группой адресных входов блока 13 памяти, группа информационных входоввыходов которого соединена с вторыми группами информационных входов-выходов первого 5 и второго 6 коммутаторов магистралей. Выходы 14 и 15 чтения первой и второй магистралей соединены с первыми входами первого 16 и второго 17 элементов И, а также с первыми входами направления обмена первого 5 и второго 6 коммутаторов магистралей.
Выходы первого 16 и второго 17 элементов И соединены с входом чтения блока 13 памяти. Выходы 37 и 38 записи первой и второй магистралей соединены с первыми входами третьего
18 и четвертого 19 элементов И, а также с вторыми входами направления обмена первого 5 и второго 6 коммутаторов магистралей, Выходы третьего 18 и четвертого 19 элементов И соединены с входом записи блока 13 памяти.
Синхронизирующий выход блока 13 памяти соединен с первыми входами пятого 20 и шестого 21 элементов И, выходы которых соединены с входами 39 и
40 ответа первой и второй магистралей, Прямой выход первого триггера
41 соединен с вторыми входами элементов И первой группы 11, первого 16, третьего 18 и пятого 20 элементов
И, а также с разрешающим входом первого коммутатора 5 магистралей. Прямой выход второго триггера 42 соединен с вторыми входами элементов И второй группы 12, второго 17, четвертого 19 и шестого 21 элементов И, а также с разрешающим входом второго коммутатора .6 магистралей.
Информационные выходы первого 3 и второго 4 регистров адреса соединены с первым и вторым входами схемы 47 сравнения, выход которой соединен с первыми входами седьмого 22 и восьмого 23 элементов И. Выходи первого 9 и второго 10 дешифраторов зоны соединены с первыми входами девятого ?4 и десятого 25 элементов И, Выходы пятого 20 и шестого 21 элементов И соединены через первый 48 и второй 49 элементы задержки с нулевыми входами первого 41 и второго
42 триггеров. Выход девятого 24 и десятого 25 элементов И соединены с информационными входами третьего 43 и четвертого 44 триггеров, прямые выходы которых соединены соответственно с первыми входами одиннадцатого
26 и двенадцатого 27, тринадцатого
28 и четырнадцатого 29, а также пят24061 6
S 15 надцатого 30 и шестнадцатого 31 элементов И. Выходы седьмого 22 и восьмого 23 элементов И соединены с первыми входами первого 50 и второго 51 элементов ИЛИ, выходы которых соединены с информационными входами первого 41 и второго 42 триггеров.
Выходы 14 и 15 чтения первой и второй магистралей соединены с вторыми входами седьмого 22 и восьмого
23 элементов И, а также с первыми входами семнадцатого 32 и восемнадцатого 33 элементов И. Выходы 37 и
38 записи первой и второй магистралей соединены с первыми входами девятнадцатого 34 и двадцатого 35 элементов И. Прямой выход первого тригге ра 41 соединен с вторыми входами семнадцатого 32 и девятнадцатого 34 элементов И, выходы которых соединены с первым и вторым входами третьего элемента ИЛИ 52. Прямой выход второго триггера 42 соединен с вторыми входами восемнадцатого 33 и двадцатого 35 элементов И, выходы которых соединены с первым и вторым входами четвертого элемента ИЛИ 53. Инверсные выходы первого 41 и второго 42 триггеров соединены соответственно с вторыми входами двенадцатого 27 и одиннадцатого 26 элементов И. Выход
1 генератора импульсов соединен с синхровходами третьего 43 и четвертого 44 триггеров, а также с первым вхо дом двадцать первого элемента И 36.
Выход Р генератора импульсов соедиЛ нен с третьими входами одиннадцатого
36 и двенадцатого 27 элементов И, выходы которых соединены с синхровходами первого 41 и второго 42 триггеров. Выходы тринадцатого 28 и четырнадцатого 29 элементов И соединены с вторыми входами первого 50 и второго
5l элементов ИЛИ. Выходы пятнадцатого 30 и шестнадцатого 31 элементов И соединены с третьими входами первого
50 и второго 51 элементов ИЛИ, а также с инверсными входами четырнадцатого 29 и тринадцатого 28 элементов И соответственно.
Первый сигнальный выход 57 устройства приоритета машины соединен с вторым входом пятнадцатого элемента
И 30, с третьими входами семнадцатого 32 и девятнадцатого 35 элементов И а также с инверсными входами шестнадцатого 31, восемнадцатого 33 и двадцатого 35 элементов И. Второй сигналь5
1 ный вход 58 устройства приоритета операции соединен с четвертыми входами девятнадцатого 34 и двадцатого 35 элементов И, а также с инверсными входами семнадцатого 32 и восемнадцатого 33 элементов И, Выход третьего элемента ИЛИ 52 соединен с входом первого формирователя 59 импульса, выход которого соединен с единичным входом пятого триггера 45 и первым входом пятого элемента ИЛИ 54. Выход четвертого элемента ИЛИ 53 соединен с входом второго формирователя 60 импульса, выход которого соединен с единичным входом шестого триггера 46 и вторым входом пятого элемента ИЛИ 54.
Выход пятого элемента ИЛИ 54 соединен с входом сброса счетчика 62, сигнальный выход переноса которого соединен с входом третьего формирователя 61 импульса. Выход последнего соединен с нулевыми входами пятого 45 и шестого 46 триггеров, прямые выходы которых соединены с первым и вторым входами шестого элемента ИЛИ 55.
Инверсные выходы пятого 45 и шестого 46 триггеров соединены соответственно с вторыми входами десятого 25 и девятого 24 элементов И. Выход шес" того элемента ИЛИ 55 соединен с вторым входом двадцать первого элемента
И 36, выход которого соединен со счетным входом счетчика 62, Адресно-информационные выходы 1 и
2 первой и второй магистралей служат для подачи на устройство данных и адpecos ячеек блока 13 памяти.
Регистры 3 и 4 адреса первой и второй магистралей служат для временного хранения адреса ячейки блока 13 памяти, к которой производится обращение. Коммутаторы 5 и 6 магистралей служат для управления прохождением информации в операциях записи-чтения.
Выходи 7 и 8 управления обменом первой и второй магистралей служат .для пог,ачи на устройство сигналов, стробирувщих занесение адресов в регистры 3 и 4 адреса.
Чешифраторы 9 и 10 зоны служат для опознания принадлежности текущего адреса магистрали пространству адресов устройства. Группы элементов
11 и 12 служат для управления прохождения информации на адресный вход блока 13 памяти. Последний служит для буферного хранения передаваемой информации.
1524061
Выходы 14 и 15 чтения первой и второй магистралей служат для подачи на устройство сигналов, иницирующих операцию чтения из блока 13 памяти.
Элементы И 16 и 17 служат для запрещения крохождения сигналов чтения на блок 13 памяти, если текущий адрес магистрали не попал в пространство адресов устройства, Элементы И 18 и 19 служат для запрещения прохождения сигналов записи на блок 13 памяти, если текущий адрес магистрали не попал в пространство адресов устройства, а элементы И 20 и 21 — для запрещения выдачи ответного сигнала, если не было обращения к устройству.
Элементы И 22 и 23 позволяют Аормировать единичные сигналы в случае, если .обе машины выполняют операции чтения с одинаковым адресом ячейки блока памяти, элементы И 24 и 25 позволяют управлять с помощью сигналов с инверсных выходов триггеров 42 и 41 сигналов опознания адресов, принадле- 25 жащих адресному пространству устройства.
Элементы И 26 и 27 позволяют запрещать прохождение синхроимпульсов о на синхровходы триггеров 41 р 42 в случае, если нет обращения к устройству от данной машины или смежная машина выполняет операцию обмена с устройством. Элементы И 28 и 29 позволяют формировать единичные сигналы в случае, если есть обращение к
35 устройству от данной машины и нет обращения от смежной машины, элементы
И 30 и 31 — единичные сигналы в случае, если есть обращение к устройст- 4 ву со стороны данной машины и ей отведен приоритет. Элементы И 32 и 33 позволяют формировать единичные сигналы в случае, если есть обращение по чтению от данной машины и ей отведен 45 приоритет, а также отведен приоритет операции "Чтение". Элементы И 34 и
35 позволяют формировать единичные сигналы в случае, если есть обращение по записи от данной машины и ей отведен приоритет, а также отведен прио. ритет операции "Эапись", Элемент
И 36 позволяет запрещать прохождение синхроимпульсов,на счетный вход счетчика, если приоритетная машина не выполняет приоритетную операцию.
Выходы 37 и 38 записи первой и второй магистрали служат для подачи на устройство сигналов, инициирующих операцию "Запись". Входы 39 и 40 ответа первой и второй магистралей служат для выдачи сигналов завершения операции обмена.
Триггеры 41 и 42 позволяют фиксировать по С состояния взаимодействия устройства с соответствующей машиной.
Триггеры 43 и 44 позволяют фиксиро-. вать по Г, наличие обращения к устуоиству со стороны соответствующей машины, а триггеры 45 и 46 — факт выполнения соответствующей приоритетной машиной приоритетной операции.
Схема 47 сравнения позволяет обнаруживать одновременное обращение двух машин к одной ячейке блока 13 памяти.
Элементы 48 и 49 задержки позволяют формировать сигналы приведения устройства в исходное состояние после завершения операции обмена, Элементы ИЛИ 50 и 51 позволяют формировать единичные сигналы либо в случае требования двумя машинами операций чтения по одному адресу, либо
s случае требования приоритетной машиной необходимой операции. Элементы
ИЛИ 52 и 53 позволяют формировать единичные сигналы в случае, если соответствующая приоритетная машина обращается к устройству с приоритетной операцией. Элемент ИЛИ 54 позволяет формировать сигнал сброса счетчика 62 в случае, если соответствующая приоритетная машина обращается к устройству с приоритетной операцией.
Элемент ИЛИ 55 позволяет формировать единичный сигнал в случае, если соответствующая приоритетная машина осуществляет по приоритетной операции
"Блочный обмен".
Генератор тактовых импульсов служит для формирования серий импульсов, стробирующих работу устройства.
Сигнальный вход 57 устройства приоритета машины служит для подачи на устройство сигнала отводящего приоритета соответствующей машине. Сигнальный вход 58 устройства приоритета операции служит дпя подачи на устройство сигнала отводящего приоритета соответствующей операции обмена.
Формирователи 59 и 60 импульса позволяют формировать сигналы сброса счетчика 62 в случае, если приоритетная машина повторно обращается к устройс ву с приоритетной операцией.
Формирователь 61 импульса позволяет формиповать сигнал приведения устрой1524061 ства в исходное состояние по сигналу превышения интервала ожидания повторного обращения к устройству приоритетной машиной с приоритетной операцией.
Счетчик 62 позволяет формировать временной интервал ожидания повторного обращения приоритетной машиной о с приоритетной операцией, Устройство работает следующим образом, Начальное состояние устройства
10 характеризуется тем, что триггеры
41 †находятся в нулевом состоянии, счетчик 62 и блок 13 памяти имеют нулевое содержимое (цепи приведения устройства в начальное состояние не показаны).
Во время функционирования обоих внешних устройств процессоров в регистры 3 и 4 заносятся коды адресов по фронтам импульсов "Обмен" по выходам 7 и 8 с каждым появлением в магистралях адресных кодов. При появле- 25 нии адреса, совпадающего с зоной адресов блока 13 памяти, например, в регистре 3, дешифратор 9 выдает сигнал, который удерживается до тех лор, пока не изменится содержимое регистра
3, Срабатывание триггера 43 происходит ло отрицательному фронту синхроимпульса с,, поступающего с выхода генератора 56 тактовых импульсов.
Единичный сигнал на прямом выходе триггера 43 разрешает работу схемы
35 приоритета, реализованной на элементах И 13 и 16 и IIЛИ 50 и 51, а также разрешает прохождение синхроимпульсов на синхровход триггера 41, Сдвиг л r 40 сигналов с, и выбирается достаточным для завершения переходных процессов в схеме приоритета. Приоритет магистралей задается уровнем сигнала на входе 57 устройства, причем единичному уровню соответствует приоритет верхней магистрали (фи",1).
При использовании устройства в дублированных системах, работающих с общими данными, в устройстве включается в работу схема опознания одно50 временного доступа к ячейке блока 13 памяти, которая реализована на схеме
47 сравнения и элементах И 22 и 23.
Схема опознания вместе со схемой приоритета формирует единичные сигналы на информационные входы триггеров 41 и 42, разрешающие одновременное чтение процессорами содержимого ячейки блока 13 памяти, При этом согласованная работа процессоров может быть достигнута с помощью привязки к сигналам генератора 56.
R момент срабатывания триггера 41 открывается коммутатор 5, При этом направление передачи коммутатора 5 определяется наличием одного иэ внешних сигналов Чтение" или »»Запись ».
Эти внешние импульсы управляют режимом работы блока 13» т.е. в двунаправленной магистрали либо появляется слово для записи в блок 13, либо слово читается из блока 13 и поступает на магистраль.
Адрес в блок 13 поступает через элемент 11 (12) иэ .регистра 3 (4).
Например, лри включении триггера 41 адрес в блок 13 поступает через элементы И 11» а управляющие сигналы, определяющие режим работы блока 13 (" Чтение или "Запись ), через элемент И 16 или 18. Элемент И 20 управляет поступлением на вход 39 первой магистрали сигнала синхронизации иэ памяти (" Ответ" ), который несет информацию об окончании обращения к па/ мяти. Во вторую магистраль, обращение которой блокировано схемой приоритета, сигнал "Ответ" не поступает и обмен с памятью задерживается до окончания обращения к устройству первой магистрали. Задержанным на элементе
48 задержки (для надежной фиксации данных) сигналом "Ответ" триггер 41 возвращается в исходное состояние.
В зависимости от сочетания сигналов приоритета машины (лроцессора) и операции обмена в работу включается схема приоритета операции, которая реализована на элементах И 24, 25, 32-36, ИЛИ 52-55, формирователях
59-61 импульса и счетчике 62.
Схема приоритета операции работает следующим образом, Уровень сигнала на сигнальном входе 58 устройства задает приоритет операции "Запись" или "Чтение" для приоритетной машины. Если вновь поступающие данные имеют большую ценность, то приоритет отводится операции "Запись", и наоборот. ".диничный уровень сигнала на входе 58 соответствует выбору операции "Запись", как более приоритетной. При взведенном триггере 41 и единичных сигналах на входах
57 и 58 приход сигнала "Запись" по
1524061 выходу 37 первой магистрали вызывает появление импульсного сигнала на выходе формирователя 59 импульса. По этому сигналу триггер 45 переводится в единичное состояние и при этом сигналом с инверсного своего входа запрещает доступ к устройству со стороны смежной машины. Сигнал с прямого выхода триггера 45 1 азрешает пос10 тупление импульсов на счетный вход счетчика 62, С помощьв последнего формируется интервал ожидания повторного обращения приоритетной машины с приоритетной операцией. Этот интервал должен быть в пределах
1,5 т <5Т <Т где т — максимальная длительность коМ операции "Обмен";
Т вЂ” интервал ожидания сигнала
"Ответ".
Поскольку в мини- и микроЭВМ команды пересылки используют автоинкрементную и автодекрементную адресацию то,. таким образом, приоритетная машина получает возможность осуществить блочный обмен по приоритетной операции. В этом случае смежная машина отрабатывает прерывание по отсутствию сигнала "Ответ" (если была попытка доступа и повторяет операцив), В случае если приоритетная машина выполняет приоритетнув операцию в одиночном режиме, то по переполнению счетчика 62 (превышение интервала
35 ожидания) на выходе формирователя 61 импульca появляется сИгнал приведения устройства в исходное состояние и разрешается доступ к устройству со стороны смежной (неприоритетной) машины.
Формулаизобретения
Устройство для сопряжения двух магистралей, содержащее блок памяти, первый и второй регистры адреса, первый и второй триггеры, генератор тактовых импульсов, с первого ло шестой элементы И, первый и второй дешифраторы зоны, первую и вторую группы эле-5 ментов И, первый и второй коммутаторы магистралей, причем адресно-инфор мационные входы первой и второй группы устройства соединены с информационными входами первого и второго 55 регистров адреса, информационными входами-выходами первых групп первого и второго коммутаторов магистралей, входы управления обменом первой и второй групп устройства являются синхронизирующими входами первого и второго регистров адреса, информационные выходы которых соединены соответственно с входами первого и второго дешифраторов зоны с первыми входами элементов И первой и второй групп, выходы которых соединены соот- ветственно с адресными входами первой и второй групп блока памяти, выходы которого соединены с информационными входами-выходами вторых групп первого и второго коммутаторов магистрали, первый и второй входы чтения устройства соединень соответственно с первыми управляющими входами первого и второго коммутаторов магистрали, с первыми входами первого и второго элементов И, выходы которых соединены входом чтения блока памяти, первый и второй входы Зались" устройства соединены с вторыми управляющими входами первого и второго коммутаторов магистрали, с первыми входами третьего и четвертого элементов
И, выходы которых соединены с входом
"Запись" блока памяти, выход поля признака "Конец обмена" которого соединен с первыми входами пятого и шестого элементов И, выходы которых являются соответственно первым и вторым выходами ответа устройства, прямой выход первого триггера соединен с вторыми входами элементов И первой группы, с вторыми входами первого, третьего и пятого элементов И и с третьим управляющим входом первого коммутатора магистрали, прямой выход второго триггера соединен с вторыми входами элементов И второй группы, с вторыми входами второго, четвертого, шестого элементов И и с третьим управляющим входом второго коммутатора магистрали, о т л и ч а в щ е е с я тем, что, с целью увеличения быстродействия за счет одновременного досту1 па к памяти и возможности реализации сеансов обмена с учетом приоритета машин и приоритета операций обмена в него введены схема сравнения, с третьего по шестой триггеры, первый и второй элементы задержки, с седьмого по двадцать первый элементы И, с первого по шестой элементы ИЛИ, с первого по третий формирователи импульса, счетчик,.причем выходы первого и второго регистров адреса соединены
1524061
l4 соответственно с входами первой и второй групп схемн сравнения, выход которой соединен с первыми входами седьмого и восьмого элементов И, выходы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с информационными входами первого и второго тригге10 ров, выходы первого и второго дешифраторов эоны соединены соответственно с первыми входами девятого и десятого элементов И, выходы которых соединены соответственно с информационными входами третьего и четвертого триггеров, входы синхронизации которых соединены с первым выходом тактового генератора, второй выход которого соединен с первыми входами одиннадцатого и двенадцатого элементов И, выход третьего триггера соединен с вторым входом одиннадцатого элемента И, с первыми входами тринадцатого и четырнадцатого элементов
И, выходы которых соединены соответственно с вторым и третьим входами первого элемента ИЛИ, выход четвертого триггера соединен с вторым входом двенадцатого элемента И, с первыми входами пятнадцатого и шестнадцатого элементов И, выходы которых соединены соответственно с вторым н третьим входами второго элемента ИЛИ, второй вход тринадцатого элемента И соединен с выходом пятнадцатого элемента
И, второй вход шестнадцатого элемента И соединен с выходом четырнадцатого элемента И, второй вход четырнадцатого элемента И соединен с вторым входом пятнадцатого элемента И, соединен с первыми входами семнадцатого, восемнадцатого, девятнадцатого, двадцатого элементов И и с входом "Приоритет машины", третий вход одиннадцатого элемента И соединен с инверсным выходом второго триггера, прямой выход которого соединен с вторыми входами девятнадцатого, двадцатого элементов И, третий вход двенадцатого элемента И соединен с инверсным выходом первого триггера,прямой выход которого соединен с вторыми входами семнадцатого и восемнадцатого элементов И, выход одиннадцатого элемента И соединен со входом синхронизации первого триггера, вход сброса которого соединен с выходом первого элемента задержки, вход кото15
55 рого соединен с выходом. пятого элемента И, выход двенадцатого элемента
И соединен с синхрониэирующим входом второго триггера, вход сброса которого соединен с выходом второго элемента задержки, вход которого соединен с выходом шестого элемента И, первый вход чтения устройства соединен с вторым входом седьмого элемента И, с третьим входом восемнадцатого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход чтения устройства соединен с вторым входом восьмого элемента И и с третьим входом девятнадцатого элемента И, выход которого соединен с первым ° входом третьего элемента ИЛИ, первый вход записи устройства соединен с третьим входом семнадцатого элемента И, второй вход записи устройства соединен с третьим входом двадцатого элемента И, выход
"Приоритет операции" устройства соединен с четвертыми входами семнадцатого, восемнадцатого, девятнадцатого и двадцатого элементов И, выход семнадцатого элемента И соединен с вто рым входом третьего элемента ИЛИ, выход которого соединен с входом перного формирователя импульса, выход которого соединен с первым входом пятого элемента ИЛИ, с информационным входом пятого триггера, инверсный выход которого соединен с вторым входом десятого элемента И, выход двадцатого элемента И соединен с вторым входом четвертого элемента
ИЛИ, выход которого соединен с входом второго формирователя импульса, выход которого соединен с вторым входом пятого элемента ИЛИ и с информационным входом шестого триггера, инверсный выход которого соединен.с вторым входом девятого элемента И, выход пятого элемента HJIH соединен с входом сброса счетчика, выход которого соединен с входом третьего формирователя импульса, выход которого соединен с входами сброса пятого ишестого триггеров, прямые выходы которых соединены соответственно с первым и и вторым входами шестого элемента ИЛИ, выход которого соединен с первым входом двадцать первого элемента И, выход которого соединен со счетным входом счетчика, второй вход двадцать первого элемента И соединен с синхрониэирующим входом четвертого триггера.! 524061
iF ni7 ni8 с т
7
9
19 ию
41
79
1 > л
1524061
6 2
7
9
37
Я
43
О
Ж
p(p и
Составитель Г. Смирнова
Редактор М. Бланар Техред И.Ходанич Корректор Т.Палий
Заказ 7045/51 тираж 668 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101
