Устройство синтеза частот

 

Изобретение относится к радиотехнике. Цель изобретения - расширение диапазона синтезируемых частот и повышение равномерности следования выходных импульсов. Устройство содержит блок управления (БУ) 1, сумматоры 2 и 3 кодов, г-р 4 опорной частоты, датчик 5 опорных частот, коммутаторы 6 и 7, задатчик 8 кодов, управляемые делители 9,10 и 12 частоты, триггер 11, регситры 13 и 14 памяти и счетчики 15 и 16. Данное устройство обеспечивает формирование сигнала, выходная частота которого пропорциональна входной частоте с заданным коэффициентом пропорциональности. При этом погрешность формирования выходной частоты определяется емкостью счетчиков 15 и 16, что расширяет диапазон частот. Выполнение счетчика 15 с установкой кода в состояние, равное максимальному коду счетчика 17, позволяет избежать потери части входной информации. Устройство по п.2 ф-лы отличается выполнением БУ 1, состоящего из счетчика 17 управления, триггера 18 управления, элемента И 19, блока элементов И 20 и дешифратора 21. 1 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 Н 03 В 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМЪГ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

t (21) 4190358/24-09

)(22) 02.02.87 (46) 30. 11,89. Бюл, У 44 (71) Куйбышевский авиационный институт им. акад. С.П.Королева (72) В.А.Медников (53) 621.373.42(088,8) (56) Иванов В.Л. Прямой синтез частот на основе цифровых структур.

Радиотехника и электроника У 9, 1983, с. 1765-1771.

Авторское свидетельство СССР

М . 1037420, кл. Н 03 К 5/01, 23,08.83. (54) УСТРОЙСТВО СИНТЕЗА ЧАСТОТ (57) Изобретение относится к радиотехнике. Цель изобретения — расширение диапазона синтезируемых частот и повышение равномерности следования выходных импульсов. Устройство содержит блок управления (ЪУ) 1, сумматоры 2 и 3 кодов, r-p 4 опорной частоты, датчик 5 опорных час2 тот, коммутаторы 6 и 7, задатчик 8 кодов, управляемые делители 9, 10 и 12 частоты, триггер 11, регистры

13 и 14 памяти и счетчики 15 и 16.

Данное устройство обеспечивает формирование сигнала, выходная частота которого пропорциональна входной частоте с заданным коэффициентом пропорциональности. При этом погрешность формирования выходной частоты определяется емкостью счетчиков 15 и 16, что расширяет диапазон частот. Выполнение счетчика 15 с установкой кода в состояние, равное максимальному коду счетчика 17, позволяет из бежать потери части входной информации. Устройство по п. 2 ф-лы отличается выполнением ВУ 1 ° состоящего из счетчика 17 управления, триггера

18 управления, элемента И 19, блока элементов И 20 и дешифратора 21.

1 э ° II ф-лы, 1 ил.

1525859

50

Изобретение относится к радиотехнике и может быть использовано в следящих анализаторах спектра и в устройствах контроля.

Цель изобретения — расширение диапазона синтезируеиых частот и повышение равномерности следования выходных импульсов.

На чертеже представлена электрическая структурная схема устройства синтеза частот, Устройство синтеза частот содержит блок управления 1, первый сумматор

2 кодов, второй сумматор 3 кодов, 15 генератор 4 опорной частоты, датчик

5 опорных частот, первый коммутатор

6, второй коммутатор 7, задатчик кодов 8, первый управляемый делитель

9 частоты, второй управляемый дели- 2р ель 10 частоты, триггер 11, третий правляемый делитель 12 частоты, пер вый регистр 13 памяти, второй регистр

14 памяти, первый счетчик 15, второй счетчик 16. При этом блок управления 1 состоит из счетчика управления 17, триггера управления 18 элемента И 19, блока элементов И 20, дешифратора 21.

Устройство синтеза частот работа- 3р ет следукиции образом.

Генератор 4 формирует опорную частоту, которая поступает на вход датчика 5, с выхода которого набор частот, представляющий геометричес- 35 кую прогрессию со знаменателеи q, подается на, вторые многоразрядные входы первого и второго коммутаторов

6 и 7, На выходе первого и второго коммутаторов 6, 7 выходная часть оп- 4О ределяется входным кодом И „, поступакицим на их первые входы с выхода соответствующих первогЬ и второго сумматора 2 3, f

Если заданный коэффициент умноже 45 ния представлен в виде К = m

f первого управляемого делителя 9;

m< — код на установочном входе вто" рого управляемого делителя 10

L 7 О (целое число), то на первом выходе задатчика кода 8 формируется код R1 = L на втором выходе задатчика кода 8 формируется код Rq О.

Если на выходе первого сумматора 2 присутствует код N<, а на выходе второго сумматора код N3, то на выходе первого коимутатора 6 будет выбрана частота из сетки частот

= f«2, а на выходе второго

-A3 коммутатора частота f = f „ .2

На выходе первого управляемого делителя 9 формируется импульсная последовательность f> = f /m .Ф т

f „ /m, 2, а на выходе второго управляемого делителя 10 будет частота Ец, = f /m 2, коды ш и, ш задаются соответственно с третьего и четвертого выходов задатчика кодов 8, Импульс входной частоты поступает через первый вход блока управления

1 на второй вход триггера управления 18 и взводит его, что прекращает условие сброса счетчика управления 17. На первом выходе триггера управления 18 появляется уровень

"Лог. 0", что запрещает прохождение импульсов с вторых входов элемента

И 19 и блока элементов И 20 на их выходы. При этом на четвертом многоразрядном выходе блока управления 1 устанавливается уровень "Лог. 1" и выходной код Nq первого сумматора

2 становится равным коду R действующим на его первом входе, а выходная частота первого управляемого

I делителя 9, поступающая на второй ход блока управления 1, будет опрееляться как fy = f „ /m, 2

f „ /m„.2

С каждым импульсом этой последовательности код счетчика управления

17 будет увеличиваться на единицу, и на втором, а затеи на первом выходах дешифратора 21 в соответствующие моменты времени будут появляться импульс записи (с второго выхода блока управления 1) и импульс начальной установки (на первом выходе блока управления 1), С началом импульса записи информационные состояния первого и второго счетчиков 15, 16 и состояние триггера 11 переносятся в первый и второй регистры 13, 14. По импульсам начальной установки производится сброс второго счетчика 16 и триггера 11 в нулевое состояние, а первый счетчик 15 устанавливается в такое состояние, при которои его код равен максимальному коду счетчике управления 17.

При этом импульс переноса с выхода счетчика управления 17, поступая на первый вход триггера управления 18, сбрасывает последний, в результате чего счетчик управления 17 будет

25859. 6 первый вход блока управления 1 триггер управления 18 внонь вэводится и закрывает прохождение импульсов через элемент И 19 на второй вход

5 первого счетчика 15 ° При этом выходной код первого счетчика 15 вместе с выходом триггера 11 фиксирует код мантиссы периода следования входных импульсов m, а состояние выходов второго счетчика 16 будут соответствовать коду порядка периода входной частоты Р», которые импульсом с второго выхода блока управления sanoминаются в первом и втором регистрах

13, 14. Так как при L ) 0 код на первом выходе задатчика кода 8 равен нулю, то частота на выходе второго управляемого делителя 10 установится

20 Равной f, = Ер„ /m 2, Эта частота поступает на вход третьего управляемого делителя 12, коэффициент деления которого определяется кодом с выходов первого регистра 13. При этом выходная частота третьего управляемого делителя 12 и, следовательно, выходная частота устройства синтеза частот определится величиной ю

ЬЫл

Ьын

f o!! п .2 "

Яй

m 2 а

При L c. 0 ш

Ь

m 2 »

5 15 находиться в сброшенном состоянии до появления нового входного импульса, Импульсы с выхода первого управляемого делителя 9 через элемент И 19 поступают на вход первого счетчика 15, увеличивая его код с каждым импульсом на единицу. После заполнения первого счетчика 15 очередной импульс, действующий %а его входе, приводит к переполнению первый счетчик 15 и все его разряды переходят из единичного в нулевое состояние. При этом перепад уровня на его втором выходе не может изменить состояние второго счетчика

16, так как на его первом входе сброса действует уровень "Лог. 1" с второго выхода триггера 11. Так как триггер

11 выполнен н виде D-триггера, то изменение состояния его входа синхронизации с уровня "Лог. 1" на уровень

"JIor. О!! под действием сигнала с второго выхода первого счетчика 15 приводит к изменению состояния выходов триггера 11. При этом на второй счетчик 16 поступает разрешение на счет импульсов в последующие моменты времени при поступлении очередных импульсов на второй вход первого счетчика 15 увеличивает его код с нуля до максимального, при этом дополнительный импульс переводит первый счетчик 15 в нулевое состояние, а код второго счетчика 16 увеличивается на единицу и этот код через блок элементов И 20 поступает на второй вход первого сумматора 2, увеличивая его код с N = L на И . = L + 1. При этом частота на выходе первого коммутатора 6 уменьшается в два раза и становится равной fg = fpÄ /m 2

Темп изменения кода первого счетчика

15 также падает в два раза. С каждым

T!!i fan

Так как m = — — " -- -.у то и m 2! -ю

1, F!! i т.е. выходная частота пропорциональна входной с коэффициентом пропорциональности К = ш /ш 2

А последующим переполнением первого счетчика 15 увеличивается на единицу код нторого счетчика 16 и частота импульсов на входе первого счетчика

15 вновь уменьшается в 2 раза, при

I этом состояние триггера 11 не изменяется. Состояние триггера 11 используется в качестве единицы старшего разряда кода мантиссы периода входной частоты, остальные разряды которого предстанлены ныходным кодом первого счетчика 15. Значение кода мантиссы при этом изменяется во времени до максимального значения периодически.

По окончании временного интервала и с приходом очередного импульса на для выходной частоты получается аналогичный результат, I

Погрешность формирования выходной частоты определяется емкостью

m„„„„, первого счетчика 15 1/m

- >4K ч * И! К

Если количество разрядов первого счетчика 15 равно Q то погрешность определится как 2 e g I. c 2 в диапазоне частот зависящем от раэрядР ности Q< второго счетчика 16 0

1!

2 = 512, т.е. диапазон частот расширяется.

1525859

Поскольку импульсы управления записью в первый и второй регистры 13, 14 отстают во.времени на несколько периодов тактовой частоты от момента запрещения счета импульсов первым счетчиком 15, вследствие чего к моменту считывания кода в первом счетчике 15 код успевает принять установившиеся значения даже .при самой высокой входной частоте, то входная тактовая частота может быть выбрана предельно допустимой исходя иэ быстродействия элементной базы, что повьгсит надежность работы.

Выполнение первого счетчика 15 с установкой кода в состояние, равное максимальному коду счетчика управления 17, позволяет избежать потери части входной информации.

Формула изобретения

1, Устройство синтеза частот, содержащее генератор опорной частоты, первый коммутатор, задатчик кодов, первый и второй регистры, памяти, первый счетчик, первый сумматор кодов и блок управления, первый вход которого является сигнальным входом устройства синтеза частот, о т л и ч а ю щ е е с я тем, что, с целью расширения диапазона синтезируемых частот и повышения равномерности следования выходных импульсов, I введены датчик опор... сс частот, перый управлйемый делитель частоты, второй счетчик, триггер и последовательно соединенные второй сумматор кодов, второй коммутатор, второй управляемый делитель частоты и третий управляемый делитель частоты, вь1ход которого является выходом устройства синтеза частот, при этом вторые поразрядные входы первого и второго коммутаторов объединены и подключены к соответствующим поразрядным выходам датчика рпорных частот, вход которого соединен с выходом генератора опорной частоты, выход первого коммутатора подключен к входу первого управляемого делителя частоты, выход которого соединен с вторым входом блока управления, первый вход триггера объединен с первым входом первого счетчика и подключен к первому выходу блока управления, первый вход первого регистра памяти объеди45

40 нен с первым входом второго регистра памяти и подключен к второму выроду блока управления, третий выход которого соединен с вторым входом первого счетчика, первый и второй выходы триггера соответственно подключены к второму входу первого saпоминающего регистра и к первому входу второго счетчика, второй вход которого объединен с вторым входом триггера и подключен к выходу переноса первого счетчика, кодовый выход которого соединен с кодовым входом первого регистра памяти, кодовый выход которого подключен к установочному входу третьего управляемого делителя частоты, первый-четвертый выходы задатчика кода соответственно подключены к первым входам второго и первого сумматоров кодов, к установочным входам второго и первого управляемых делителей частоты, второй вход первого сумматора кодов соединен с четвертым выходом блока управления, выход первого сумматора кодов подключен к первому входу первого коммутатора, второй вход второ-, го сумматора кодов соединен с выходом второго регистра памяти, второй вход последнего объединен с третьим входом блока управления и подключен к выходу второго счетчика.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления содержит последовательно соединенные счетчик управления, триггер управления и элемент И, а также блок элементов И и дешифратор, первый, второй и третий входы которого подключены соответственно к второму, третьему и четвертому выходам счетчике управления, первый вход которого соединен с вторым выходом триггера управления, второй вход которого является первым входом блока управления, второй вход счетчика управления объединен с вторым входом элемента

И и является вторым входом блока управления, первый вход блока элементов И соединен с первым выходом триггера управления, при этом первый и второй выходы дешифратора и выход элемента И являются соответственно первым, вторым и третьим выходами блока управления, а второй вход и выход блока элементов И являются соответственно третьим входом и четвертым выходом блока управления,