Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых измерительных приборах и арифметических устройствах. Цель изобретения - повышение быстродействия устройства. Устройство для деления содержит счетчик 1 делимого, регистр 2 основания системы счисления, регистр 3 делимого, регистр 4 делителя, регистр 5 остатка делимого, дополнительный регистр 6, сдвигающий регистр 7, первый и второй сумматоры 8, 9, коммутатор 10, счетчик 11 результата, состоящий из N + 1 параллельно включенных счетчиков 11-1, 11-2, 11-3, ... 11-(N+1), первый и второй элементы 12, 13 задержки, элемент НЕ 14, первый и второй элементы ИЛИ 15, 16, элемент И 17, схему 18 сравнения, дешифратор 19 нуля, преобразователь 20 кода, шину 21 управления, вход 22 тактовой частоты, шину 23 логической единицы и выход 24, соединенные между собой функционально. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1532921 А1 (5р 4 G 06 F 7/60

ОПИСАНИЕ ИЗ06РЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР

1 (21) 4380519/24-24 (22) 18.02.88. (46) 30.12.89. Бюл. Ф 48 (71) Институт физиологии им.А.И.Караева (72) А.В.Кнопф (53) 681 325(088.8) (563 Авторское свидетельство СССР

В 693372, кл. С 06 F 7/52, 1979.

Авторское свидетельство СССР

В 1363203, кл. С 06 F 7/60, 1986.

2 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых измерительных приборах и арифметических устройствах. Цель изобретения — повышение быстродействия устройства. Устройствс для деления содержит счетчик 1 дели мого, регистр 2 основания системы счисления, регистр 3 делимого, ре1532921 г истр 4 делителя, регистр 5 остатка делимого, дополнительный регистр б, сдвигающий регистр 7, первый и второй сумматоры 8, 9, коммутатор 10, счетчик 11 результата, состоящий из (и+1), параллельно включенных счетчиков 11-1 11-2, 11-3,..., 11-(и+1), 1ервый и второй элементы 12, 13 задержки, элемент НЕ 14, первый и второй элементы ИЛИ 15, 16, элемент

И 17, схему 18 сравнения, дешифратор

19 нуля, преобразователь 20 кода,шину 21 управления, вход 22 тактовой частоты, шину 23 "1" и выход 24, соединенные между собой функционально.

1 ил.

Изобретение относится к вычислиельной технике и может быть испольовано в цифровых измерительных приорах и арифметических устройствах.

Цель изобретения - повышение бытродействия. 20

На чертеже представлена функциоальная схема устройства.

Устройство для деления содержит четчик 1 делимого, регистр 2 осноания системы счисления, регистр 3 25 елимого, регистр 4 делителя, регистр остатка делимого, дополнительный егистр 6, сдвигающий регистр 7, перый 8 и второй 9 сумматоры, коммута- ор 10, счетчик ll результата, со- 3р таящий из (и+!) параллельно включеных счетчиков 11-1, 11-2... ° 11-(n+1), ервый 12 и второй 13 элементы заержки, элемент НЕ 14, первый 15 и второй 16 элементы ИЛИ, элемент И 17, схему 18 сравнения, дешифратор 19 нуля, преобразователь 20 кода, шину 21 управления, вход 22 тактовой частоты, шину 23 "1" и выход 24, соединенные между собой функционально. Регистры 2 40 и 3 выполнены с тремя состояниями на, выходе.

Устройство работает следующим образам.

Перед началом деления в регистр 2 записывается код основания. В системе счисления, в которой осуществляется деление чисел, в регистр 3 — делимое И, в регистр 4 — делитель N, счетчики 1,11-1, 11-2,...,11-(п+1) 50 и регистры 5, 6 и 7 обнуляются (шины начальной установки и записи операндов на схеме не показаны). Пока на шине 21 управления не установлен активный сигнал, на угравляющий вход 55 регистра 2 основания системы счисле- ния поступает запрещающий уровень, при котором выход регистра 2 находится в третьем (высокоимпедансном) состоянии, а на управляющий вход регистра 3 делимого через элемент HE

14 поступает разрешающий уровень, т.е. содержимое регистра 3 поступает на информационный вход счетчика

1 делимого.

Операция деления начинается с установки активного уровня на шине 21, который поступает на вход записи сдвигающего регистра 7 и переписывает единицу с шины 23 в первый разряд этого регистра. Одновременно сиг" нал с шины 21 через элемент ИЛИ 16 поступает на вход записи счетчика 1 и переписывает в него делимое из регистра 3. Элемент 12 задержки задерживает распространение сигнала с шины 21 на время, достаточное для записи делимого в счетчик 1, после чего выход регистра 3 делимого переходит в третье состояние,.а код основания В системы счисления с выхода регистра 2 поступает на информационный вход счетчика 1.

После установки активного уровня на шине 21 на вход 22 начинают поступать импульсы тактовой частоты. Каждый тактовый импульс вычитает единицу из содержимого счетчика и запись в регистр 6..Сумматор 8 сумми" рует содержимое регистра 5, которое пока равно нулю, с содержимым регистра 6, которое меняется с приходом тактовых импульсов, и единичным кодом, поступающим с первого выхода сдвигающего регистра 7. Выходной код сумматора 8 через сумматор 9 поступает на информационный вход регистра 6.

Таким образом, содержимое регистра 6 и код на выходе сумматора 8 увеличиваются на единицу с приходом каждого тактового импульса, причем код на выходе сумматора 8 все время на единицу больше содержимого регистра 6, 5 153

Рассмотрим случай, когда делимое

М больше делителя N.

Схема 18 сравнения сравнивает код на выходе сумматора 8 с кодом делителя, записанным в регистре 4. Как только эти коды становятся равными, выход схемы 18 сравнения переходит в активное состояние и разрешает пре" образование прямого кода делителя в дополнительный код, которое осуществляет преобразователь 20 кода. При пассивном состоянии выхода схемы 18 сравнения на выходе преобразователя

20 находится нулевой код.

Дополнительный код делителя поступает на второй вход сумматора 9, на первый вход которого поступает выходной код сумматора 8. Таким образом, сумматор 9 вычитает делитель из выходного кода сумматора 8, который также равен делителю, т.е. на информационный вход регистра 6 поступает нулевой код.

Очередной тактовый импульс через элемент И 17, открытый активным уровнем выхода схемы 18 сравнения, поступает на информационный вход коммутатора 10. На первый управляющий вход коммутатора 10 с первого выхода сдвигающего регистра 7 поступает единичный уровень, поэтому тактовый импульс с информационного входа коммутатора

10 поступает на его первый выход, а затем — на счетный (суммирующий) вход счетчика 11-1.

По этому же тактовому импульсу в регистр 6 записывается нулевое значение, после чего выход схемы 18 сравнения переходит в пассивное состояние, закрывает элемент И 17 и устанавливает нулевой код на выходе преобразователя 20 кода.

Описанный цикл повторяется до тех пор, пока содержимое счетчика l делимого не станет равным нулю. Как. только это происходит, на выходе счетчика 1 формируется импульс, который поступает на вход сдвига регистра 7 и сдвигает единицу с его первого выхода во второй, отключая счетный вход счетчика ll-l и подключая информационный вход коммутатора 10 к счетному входу счетчика 11-2. Одновременно импульс с выхода счетчика

1 поступает на его вход записи через элемент ИЛИ 16, что приводит к перезаписи из регистра 2 в этот счетчик основания В системы счисления. Этот

2921 6 же импульс осуществляет перезапись содержимого регистра 6 в регистр 5 и обнуление регистра 6 с некоторой задержкой, достаточной для этой перезаписи. Задержку обеспечивает элемент 13 задержки.

lS

Таким образом, после обнуления счетчика 1 делимого в счетчике ll-i записывается целая часть результата деления, а в регистре 5 — некоторая величина C, являющаяся остатком делимого после определения целой части результата деления.

Теперь на выходе сумматора 8 формируются суммы: Сi+Ci =2С(2С„+С1-=ЗС,; ..: тС„+С, =(ш+1)С„, где ш-l, 2, 3. Как только величина (ш+1)С становится равнок или большей делителя, выход схемы 18 сравнения перехо-. дит в активное состояние, на выходе сумматора 9 формируется разность ((я+1)С -N), элемент И 17 открывает-! ся. Очередной тактовый импульс запи". сывается в счетчик 11-2, разность

j (ð+1)Ñ -N) — в регистр 6.

Далее процесс продолжается до тех пор, пока вновь не обнулится счетчик 1. Очевидно, что к этому моменту в счетчике 11-2 записано число, равное целой части отношения ВС„/Ы, т.е. значение первого после запятой разряда дробной части результата деления М íà N. После обнуления счетчика 1 в регистре 5 записана некоторая величина С, являющаяся остатком делимого после определения первого дробного разряда результата деления.

В сдвигающем регистре 7 единичный уровень сдвигается на третий выход, . т.е. теперь импульсы с информационного входа коммутатора 10 поступают на счетный вход счетчика 11-3, в котором подсчитывается значение второго после запятой разряда дробной час-. ти результата деления.

Операция деления продолжается до тех пор, пока единичный уровень не окажется на (и+2)-м выходе сдвигающего регистра 7, где и — заданное количество разрядов в дробной части результата деления. Через элемент .

ИЛИ 15 активный сигнал с (и+2)-го выхода регистра 7 поступает на выход

24 устройства для считывания результата и завершения операции деления.

Этим же сигналом сдвигающий регистр

7 обнуляется.

1532921

В том случае, когда делимое М меньше делителя N на этапе определання целой части результата деления счетчик 1 делимого обнуляется раньше, чем на выходе схемы 18 сравнения формируется активный уровень, и в счетчике 11-1 целой части результата оСтается записанным нулевое значение.

Дешифратор 19 нуля позволяет ускорить вычисление, так как если на восходе сумматора 8 устанавливается нулевое значение, т.е. остаток делимого на каком-то промежуточном этапЕ равен нулю, на выходе дешифратора

19 формируется импульс, который через элемент ИЛИ 15 проходит на выход

24 устройства, и операция деления заканчивается.

Формула изобретения

Устройство для деления, содержащее счетчик делимого, регистр остатка делимого, дополнительный регистр, первый и второй сумматоры, схему сравнения, регистр делителя, дешифратор нуля, счетчик результата, первшй элемент- ИЛИ, элемент И и вход тактовой частоты устройства, соединенный с первым входом элемента И и счетным входом счетчика делимого, вшход первого сумматора соединен с-, входом дешифратора нуля, выход второго сумматора соединен с информационным входом дополнительного регИстра, выход регистра делителя соединен с первым входом схемы сравнения„ выход которой соединен с вторым входом элемента И, а выход первого элемента ИЛИ является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия, в него введены регистр делимого, регистр основания системы счисления, сдвигающий регистр, коммутатор, преобразователь кода, второй элемент

ИЛИ, первый и второй элементы задержки, элемент НЕ, шина логической единицы и шина управления, которая соединена с первым входом второго элемента ИЛИ, входом записи сдвигающего регистра и входом первого элемента задержки, выход которого соединен с входом управления регистра основания системы счисления и входом элемента

НЕ, выход которого соединен с входом

5 управления регистра делимого, выход которого соединен с выходом регистра основания системы счисления и информационным входом счетчика делимого, выход второго элемента ИЛИ соединен с входом записи счетчика делимого, выход импульса обнуления которого соединен с входом сдвига сдвигающего регистра, вторым входом второго элемента ИЛИ, входом записи регистра остатка делимого и входом второго элемента задержки, выход которого соединен с входом обнуления дополнительного регистра, вход записи которого соединен с входом тактовой частоты устройства, а выход дополнительного регистра соединен с первым входом первого сумматора и информационным входом регистра остатка де25 лимого, выход которого соединен с вторым входом первого сумматора,третий вход которого соединен с первым разрядным выходом сдвигающего регистра, а выход первого сумматора соединен с первым входом второго сумматора и вторым. входом схемы сравнения, выход регистра делителя соединен с информационным входом преобразователя кода, выход которого сое35 динен с вторым входом второго сумматора, а вход управления — с выходом схемы сравнения, шина логической единицы устройства соединена с информационным входом сдвигающего ре4О гистра (и+1) разрядных выходов которого соединены соответственно с уп-, равляющими входами коммутатора, а (и+2)-й разрядный выход соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом дешифратора нуля, а выход первого элемента ИЛИ соединен с входом обнуления коммутатора, счетчик результата содержит (и+1) счетчиков, счетные входы которых соединены соответственно с (а+1) выходами коммутатора, информационный вход которого соединен с выходом элемента И.