Устройство адресации памяти

 

Изобретение относится к вычислительной технике и может быть использовано для адресации памяти при ускоренной реализации автоматных отображений. Целью изобретения является расширение функциональных возможностей. Устройство содержит мультиплексор 1, счетчик 2, группы 3, 4 элементов И, дешифратор 5, элемент И 6, элементы задержки 7, 8, элементы ИЛИ 9-11, блок 12 памяти, одновибраторы 13, 14, триггер 15, генератор 16 синхроимпульсов, группу 17 входов логических условий устройства, вход 18 запроса условного адреса, вход 19 синхроимпульсов, вход 20 кода варианта адресации, вход 21 начальной установки устройства, группу 22 входов условных адресов, группу 23 выходов устройства. Цель достигается за счет реализации режима выборочной адресации. 2 ил.

союз иВетсних

СОЦИА ЛИСТ ИЧЕСНИХ

РЕСПУБЛИН

А1

И9) (И) (51}4 G 06 Р 12 08

РЕЕЙ .. - "@ "

Г, Б. ..! .ЗТГHA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ пО изОБРетениям и ОтнРытиям

ПРИ ГКНТ СССР

1 (21) 4423951/24-24 (22) 12.05.88 (46) 30.12.89. Бюл. Н 48 (72) Г.К. Подзолов, Н.И. Хлебников, 6.И. Гнедовс кий, Г.Н. Ти моньки н, В.С, Харченко, С.Ф. Тюрин и С.Н. Ткаченко (53) 681,32(088.8) (56) Авторское свидетельство СССР

4 714397, кл. G 06 F 9/36, 1980.

Авторское свидетельство CCCP

И 1254482, кл. G 06 F 9/36, 1986 ° (54) УСТРОЙСТВО АДРЕСАЦИИ ПАИЯТИ (57) Изобретение относится к вычислительной технике и может быть ис" пользовано для адресации памяти при ускоренной реализации автоматных ото"

2 бражений. Целью изобретения является расширение функциональных возможностей. Устройство содержит мультиплексор 1, счетчик 2, группы 3, 4 элементов И,дешифратор 5, элемент Й 6, элементы задержки 7, 8, элементы ИЛИ

9-11, блок 12 памяти, адновибраторы

13, 14, триггер 15, генератор 16 синхроимпульсов, группу 17 входов логических условий устройства, вход 18 запроса условного адреса, вход 19 синхроимпульсов, вход 20- кода варианта адресации, вход 21 начальной установки устройства, группу 22 входов условных адресов, группу 23 выходов устройства. Цель достигается за счет реализации режима вьбороч" ной адресации. 2 ил.

1532935

Изобретение от носит ся к вычислительной технике и может быть использовано для адресации памяти при ускоренной реализации автоматных отображений.

Цель изобретения - расширение функциональных возможностей за счет реализацииии режима выборочной адреса ции.

На. Фиг. 1 представлена функциональ-t0 ная схема устройства; на фиг. 2временная диаграмма его работы.

Устройство адресации памяти содержит мультиплексор 1, счетчик 2, группы 3 и 4 элементов И,дешифратор 5, 15 элемент И 6, элементы 7 и 8 задерж" ки, элементы ИЛИ 9-11, блок 12 памяти, одновибраторы 13 и 14, триггер 15, ,генератор 16 синхроимпульсов,.группу

17 входов логических условий устрой- щ, ства, входы запроса условного адреса 18,синхроимпульсов 19, кода вариан та адресации 20, начальной установки

",устройства 21, группу 22 входов условных адресов устройства и группу 23 !5 выходов устройства.

При нулевом значении сигнала на входе 18 выход мультиплексора 1 обнуля ется .

Устройство работает следующим об1 разом.

Обычный режим.

В исходном состоянии в счетчике

2 находится адрес первой ячейки памяти (цепи установки исходного адре35 са не показаны). По импульсу на входе 19 открывается группа элементов

И 4 и адрес из счетчика .2 передается в блок памяти. Формирование следующего адреса в этом случае начинается по заднему фронту импульса на выходе элемента 7 задержки, при этом по заднему фронту импульса íà выходе элемента ИЛИ 10 содержимое счетчика 2 увеличивается на единицу, Этот код используется в качестве следующего адреса, если не произойдет запись информации в счетчик 2 с выходов мультиплексора t. После формирования заднего фронта импульса на выходе первого элемента 7 задержки Формируется задний фронт импульса на выходе второго элемента задержки 8. Этот импульс проходит через элемент И 6 только в том случае, когда присутствует ненулевой код на выходах мультиплексора 1, т.е. в случае, если имеется разрешающий сигнал на входе 18, по которому. информация с входов 17 передается на адресные входы мультиплексора 1 и он подключает один иэ входов группы 22 к своим информационным выходам. Вследствие этого появляется сигнал "1" на выходе элемента ИЛИ 9, причем выход дешифратора 5 находится в состоянии "0".

Поэтому информация с выходов мультиплексора 1 записывается в счетчик 2 по заднему фронту импульса на входе синхронизации, изменяя следующий ад" рес. Этот адрес выдается на выходы группы 23 при очередном импульсе на входе 19.

Режим выборочной адресации данных.

В этом режиме по входам 17 и 18 выбирается специальный вход из группы 22 (K-й вход группы), который подключается к выходам мультиплексора 1. При этом активизируется вход дешифратора 5, который блокирует по третьему входу элемента И 6 прохождение импульсов на вход синхрониза" ции счетчика 2. Таким образом проис" ходит инициализация режима выбороч" ной адресации данных. При этом при инициализации также предварительно в счетчик 2 по входу синхронизации заносится начальный адрес А с входа 22.К (Фиг.2) аналогично описанному. В дальнейшем информация, поступающая на выходы 23, зависит от информации, записанной в блоке 12 па" мяти, на второй группе адресных вхо" дов 20 которого установлен некоторый (начальный) код варианта адресации .

Вторая группа адресных входов блока

12 памяти адресуется выходами счетчика 2. Поэтому когда активизируется вход выборки блока 12 памяти выходом дешифратора 5, на выходе блока памяти 12 появляется сигнал, нулевое значение которого свидетельствует о необходимости пропуска оче" редного адреса (маскирование очеред" ного адреса), а единичное значениео необходимости Формирования очередного адреса (в том случае, когда сигнала выборки нет, информа ционный выход блока l2 находится в состоя" нии "1").

Таким образом,по заднему фронту импульса на выходе блока памяти 12 (Фиг.2), т.е. при установлении на ее выходе сигнала "0" формируется импульс первым одновибратором 13, устанавливающий триггер 15. Запуска5 153293 ется генератор 16, импульсы на выходе которого, проходя через элемент ИЛИ 10, изменяют состояние счетчика 2 до тех пор, пока его выход" ные сигналы не выберут из блока 12 памяти очередную ячейку памяти с записанной в ней "1". Причем период импульсов, формируемых генератором

16, много меньше периода тактовых импульсов на входе 22, но больше суммарной задержки элементов ИЛИ 10 и

11, счетчика 2, блока 12 памяти,триггера 16, одновибратора 14. При установлении на выходе блока 12 памяти

"1" по переднему фронту этого сигнала одновибратор 14 формирует одиночный импульс, обнуляющий триггер

16. Генератор 16 блокируется нулевым сигналом на выходе триггера 15. 20

В результате этого в счетчике 2 устанавливается информация о следующем адресе, не замаскированном нулем в соответствующей ячейке блока 12 памяти. Поэтому по импульсу на выходе 25

19 этот адрес через группу элементов

И 4 передается на выходы 23 устройства. Затем вновь по заднему фронту импульса на выходе элемента задержки

7 изменяется на единицу состояние з0 счетчика 2, в результате чего из блока 12 памяти считывается информация в очередной ячейке. Если она равна единице, состояние устройства не из" меняется. Если по следующему импульсу на входе 19 (фиг.2) из блока 12 памя35 ти выбирается ячейка памяти с нулем, одновибратор 13 вновь Формирует одиночный импульс, триггер 15 устанавливается и начинается генерация импуль- 40 сов генератором lб. Снова изменяется состояние счетчика 2 до тех пор, пока из блока 12 памяти не будет считана "1".

Далее устройство работает анало45 гично. При изменении информации на входах 17 условий снимается активный уровень сигнала на выходе дешифра" тора 5 и устройство переходит в обычный режим работы, что происходит так50 же при снятии активного сигнала с входа 18. Далее устройство работает аналогично.

Для смены варианта адресации в ре» жиме выборочной адресации данных изменяется соответствующим образом информация на входах 20.

Формула и зобретения

Устройство адресации памяти, содержащее мультиплексор, счетчик, две группы элементов И, элемент И, два элемента задержки, элемент ИЛИ, причем К-й информационный вход мультиплексора подключен к К-му входу условного адреса группы устройства (f(=1, И, где М " колич ес т во условных адресов), P - и вход логических условий устройства подключен к первому входу P-ro элемента И первой группы, (P=1, Н, где Н - количество логических условий), второй вход и выход которого подключены соответственно к входу запроса условного адреса устройства и к P-му разряду адресного входа мультиплексора, выход мультиплексора подключен к информационному входу счетчика и к входам первого элемента ИЛИ, выход которого подключен к первому входу элемента

И, второй вход которого подключен к выходу первого элемента задержки, вход первого элемента задержки подключен к выходу второго элемента задержки, вход которого подключен к входу синхроимпульсов устройства и соединен с первыми входами элементов

И второй группы, выход элемента И подключен к входу синхронизации счет- . чика, Т-й выход которого подключен к второму входу Т-го элемента И второй группы, (Т=1, А, где А - разрядность формируемого адреса), выход которого подключен к Т-му выходу группы устройства, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей за счет реализации режима выборочной адресации, в него введены дешифратор, два элемента ИЛИ, блок памяти, два одновибратора, триггер и генератор синхроимпульсов, причем вход де" шифратора подключен к выходу мульти" плексора, выход дешифратора подключен к инверсному входу элемента И и к входу выборки блока памяти, выход второго элемента задержки подключен к первому входу второго weмента ИЛИ, второй вход которого под" ключен к выходу генератора синхроимпульсов, выход второго элемента

ИЛИ подключен к счетному входу счетчика, первая группа адресных входов блока памяти подключена к выходу счетчика, вторая группа адресных вхо1532935 дов блока памяти подключена к входу йода варианта, адресации устройства, выход блока памяти подключен к входам первого и второго одновибраторов, ход первого одновибратора подклюн к входу установки в "1" триггевыход второго одновибратора подючен к первому входу третьего эле, М

Составитель И. Силин

Техред N.Õîäàíè÷ Корректор Т.Палий

Редактор Л. Пчолинская

-с1

Заказ 8101/511 " Тираж 668 Подписное

ВНИКЛИ Государственного комитета по иэобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Рауаская наб., д. 4/5

Нроизводственно-иэдательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

Ю

Ф

Щ мента ИЛИ, второй вход которого подключенн к входу на чал ь ной уста нов ки устройства и соединен с входом уста" новки в "0" счетчика, выход третьего элемента ИЛИ подключен к входу установки в "0" триггера, выход триггера подключен к входу блокировки генератора синхроимпульсов.