Устройство для сопряжения вычислительной машины с аппаратурой передачи данных

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем передачи данных. Целью изобретения является повышение достоверности за счет обеспечения контроля исправности устройства во время работы без нарушения связи с аппаратурой передачи данных. Устройство содержит генератор импульсов, параллельно-последовательный преобразователь, блок сравнения, счетчик, регистр режима, регистр готовности, четыре буферных регистра, четыре коммутатора, два формирователя импульсов, группу коммутаторов, пять триггеров, восемь элементов И, группу элементов И, семь элементов задержки. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК (51) 5 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A ВТОРСИОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4415027/24-24 (22) 25.04.88

1 (46) 07. 02.90. Бюл. Р 5 (72) В.Н.Гречнев и И.Е.Иваныкин (53) 681.325(088.8) (56) Корольков А.А. и др. Применение

БИС КР580ВВ51 для реализации последовательных интерфейсов микропроцессорных систем. — Иикропроцессорные средства и системы, 1985, Р 1.

Авторское свидетельство СССР

У 1439604, кл. G 06 F 13/00, 1987. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЪНОЙ ИАЕП1НЫ С АППАРАТУРОЙ ПЕРЕДАЧИ ДАННЫХ (57) Изобретение относится к автомаИзобретение относится к автоматике и вычислительной. технике и может быть использовано при построении систем передачи данных.

Цель изобретения — повышение достоверности за счет обеспечения контроля исправности устройства во время работы без наруиения связи с аппаратурой передачи данных.

На фиг, 1 приведена функциональная схема устройства; на фиг. 2 — функциональная схема параллельно-последовательного преобразователя; на фиг.3— функциональная схема последовательно параллельного преобразователя.

Устройство для сопряжения вычислительной машины с аппаратурой передачи данных (фиг. 1) содержит генератор 1 импульсов, параллельно-последовательный преобразователь 2, последователь„„80„„1541622 А I

2 тике и вычислительной технике и может быть использовано при построении систем передачи данных. Целью изобрете- ния является повыпение достоверности за счет обеспечения контроля исправности устройства во время работы без наруыения связи с аппаратурой передачи данных. Устройство содержит генератор импульсов, параллельно-последовательный преобразователь, блок сравнения, счетчик, регистр режима, регистр готовности, четыре буферных регистра, четыре коммутатора, два формирователя импульсов, группу коммутаторов, пять триггеров, восемь элементов И, группу элементов И, семь элементов задержки, 3 ил. но-параллельньй преобразователь 3, ком-Я мутаторы 4-7, первый буферный регистр

8, регистр 9 режима, регистр 10 готов- (,Д ности, второй буферный регистр 11, Д; элементы И 12-18, группу !9 элементов

И, триггеры 20-23, формирователи 24 и

25 импульсов, третий 26 и четвертьп

27 оуферные регистры, элементы 23-34 задержки, счетчик 35, группу 36 коммутаторов, вход 37 обрацения устройства, вход 38 записи устройства, вход 39 считывания устройства, информационную нину 40, информационный выход 41 устройства, вход 42 синхронизации выдачи устройства, информационный вход 43 устройства, вход 44 синхронизации, приема устройства, блок

45 сравнения, выход 46 неисправности устройства, элемент И 47 и триггер

48.

1541622

Параллельно-последовательный преобразователь 2 (фиг. 2) содержит регистр 49 сдвига и элементы И 50 и .ИЛИ 51 °

Последовательно-параллельньпr преобразователь 3 (фиг. 3) содержит регистр 52 сдвига, элемент И 53, элемент 54 задержки и элемент ИЛИ 55.

Первьп элемент 28 задержки необходим для обеспечения надежного приема содержимого регистра 10 готовности в вычислительную машину. Четвертый элемент 31 задержки необходим, чтобы в режиме контроля сначала произошла пе- 15 репись инфориации из преобразователя

2 в преобразователь 3 и только потом осуществился сдвиг в преобразователе

2. Первьп< 8 и второй 11 буферные регистры содержат по К разрядов, где К определяется количествои бит инфориации, передаваемой из вычислительной машины в устройство и обратно. Регистр

9 режима одноразрядный, регистр 10 готовности двухразрядньп<. Третий 26 25 и четвертый 27 буферные регистры содержат по (К+1) .разрядов. Устройство предназначено для работы в систеиах, где сигналы на входы 42 и 44 синхронизации устройства поступают в одно и 30 то же вреия.

Устройство для сопряжения вы гнслительной машины с аппаратурой передачи данных работает следующим образом.

Суцествуют два режима работы: рабочий режим и релаш контроля, который устанавливается на одноразрядном регистре 9 режима признаком, поступающим из вычислительной машины по информационной шине 40. Нулевое значение 40 признака означает рабочий режим устройства, единичное значение — режим контроля.

Обычное состояние устройства — рабочий режим. В этом ре><име информация,45 поступаюцая из вычислительной машины по информационной шине 40, при наличии единичных сигналов на входах 37 и 38 обрацения и записи устройства и .в первом разряде регистра 10 готовнос-50 ти записывается на первый буферный регистр 8 и регистр 9 режима (в регистр 9 режииа записывается нулевая информация). В начале работы устройства,устанавливаются в нулевое состояние четвертый 22 и пятый 23 триггеры. Ком55 мутатор .".> пропускает на вход формирователя 25 пипульсов сигналы с входа

42 син.<ронпзацни выдачи устройства.

Эти сигналы и определяют работу параллельно-последовательного преобразователя 2, на группу информационных входов которого по окончании преобразования записывается информация с выходов первого буферного регистра 8, которая поступает через коммутатор 7.

Сигнал конца преобразования парал- . лельно-последовательного преобразователя 2 записывается на первый триггер

20, с выхода которого записывается через элемент И 14 в первый разряд регистра 10 готовности (для обеспечения надежности записи готовности в регистр 10 элемент И 14 запрещает запись в регистр 10 во время обращения из вычислительной машины к устройству)В рабочем режиме коммутатор 4 пропускает на вход формирователя 24 импульсов сигналы с входа 44 синхронизации приема устройства. Эти сигналы управляют работой последовательно-параллельного преобразователя 3. По окончании преобразования накопленная информация, поступившая по информационному входу 43 устройства, записывается на второй буферный регистр 11.

Сигнал конца преобразования устанавливает в еднничпое состояние триггер

21. При отсутствии в .этот момент обращения к устройству со стороны вычислительной машинь> происходит установка в единичное состояние второго разряда регистра 10 готовности с помощью элемента И 15 (после установки в единичное состояние триггеров регистра

10 готовности осуцествллется сброс в нулевое состояние триггеров 20 и 21 через элементы 29 н 30 задержки.

Прн поступлешш единичного сигнала на входы 37 и 39 обрацения и чтения устройства происходит считывание содержимого регистра 10 готовности и второго буферного регистра 11 через группу 19 элементов Н в ин >ормацнонную шину 40 устройства для передачи в вычислительную машину. По окончании преобразования в последовательно-параллельный преобразователь 3 записывается код 1000...0 через группу 36 коммутаторов.

При поступлении в регистр 9 режима единичного сигнала устройство готовится перейти в ре><им контроля.

Контроль основан на том, что как правило, аппаратура передачи данных (ЛПД) имеет относительно низкую скорость передачи (1200 <>ад, 2400 бод, 9600 нии и отсутствуют сигналы готовности

15 в регистре 10, то сигнал с первого выхода формирователя 24 импульсов через элемент И 16 и элемент 32 задержки устанавливает в едн»п»чное состояние триггер 22, переводя устройство в р ежим контроля. Одновременно с этим сбрасывается в нулевое состояние регистр 9 режима, а на третий 26 и четвертьпi 27 буферные регистры переписывается содержимое преобразователей

2 и 3 соответственно. При этом в параллельно-последовательный преобразователь 2 записывается содержимое qepвого буферного регистра 8, а в последовательно-параллельный преобразователь 3 — код 100...0.

На управляющие входы коммутаторов

4-6 с выхода триггера 22 поступает . единичный сигнал, в результате чего на входы формирователей 24 и 25 импульсов начинают поступать сигналы с генератора 1 »»ипульсов, а сигнал с информационного выхода преобразователя 2 через коммутатор 6 подключается к информационному входу преобразователя 3.

25

35

По окончании преобразования в пос-. ледовательно-параллельном преобразова" теле 3 происходит сравнение содержи45 мого первого 8 и второго 11 буферных регистров в блоке 45 сравнения с помощью элемента И 17 и элемента 33 за-. держки. При неисправной работе уст-ройства единич»»ьп» сигнал на выходе

46 неисправности устройства можно использовать как индикацию состояния аппаратуры.

Для большей надежности информация передается по устройству несколько раз. Подсчет циклов контроля ведется с помощью счетчика 35. Число циклов контроля, а следовательно, и разрядность счетчика 35 определяе ся ско5 15416 бод), в то время как узлы цифровой

Ф техники, на которых строится устройство, позволяют работать с частотой в несколько ИГц. За время между соседними информационньии энакани можно, не нарушая взаимодействия с АПД, проверить аппаратуру с помощью высокоскоростной передачи контрольной инфор маци и .

После приема каждого очередного знака от АПД происходит анализ состояния регистра 9 режима. Ясли регистр

9 режима находится в единичном состоя22 ростью передачи АПД и частотой генератора импульсов.

При скорости передачи АПД, равной

1200 бод,на контроль отводится около

400 мкс (половина периода следования информационных знаков). При частоте генератора 1 ИГц можно за это время пропустить по устройству до 400 бит информации. Обычно достаточно передачи по устройству четырех-пяти групп информационных знаков. Сигнал переполнения счетчика 35 устанавливает в единичное состояние. триггер 23, управляющий работой коммутатора 7 и группы 36 коммутаторов.

Если во время контроля по окончании преобразования в преобразователь

2 записывается содержимое регистра

8, а в преобразователь 3 — код 100...

О, то после установки триггера 23 в единичное состояние по окончании преобразования происходит перепись в преобразователи 2 и 3 содержимого регистров 26 и 27 соответственно. После этого через элемент И 18 и элемент

34 задержки происходит сброс в нулевое состояние триггеров 22 и 23, что означает установление рабочего режима.

Во время режима контроля сигнал на информационном выходе 41 устройства не изменяется, поскольку элемент И 47 препятствует записи информации на триггер 48, Если во время режима контроля произойдет обращение вычислительной машины к устройству, то записи на регистр 8 не произойдет, так как первый разряд регистра 10 готовности находится в нулевом состоянии. Кроме того нулевое значение регистра 10 готовности будет означать для вычислительной машины неподготовленность устройства к обмену (в режиме контроля триггер 22 блокирует запись в регистр 10 готовности) .

Таки»» образом, предлагаемое устройство позволяет проводить контроль оборудования, не нарушая работы тракта передачи данных.

Формула изобретения

Устройство для сопряжения вычислительной машины с аппаратурой передачи данных, содержащее генератор импульсов, параллельно-последовательньп» преобразователь, последовательно-параллельный преобразователь, два буферных

1541622 регистра, регистр готовности, два триггера, четыре коммутатора, четыре элемента задержки, шесть элементов И, два фориирователя импульсов, регистр режима, причем первьп вход первого элемента И соединен с первым входом второго элемента И, с инверсными вха" дами третьего и четвертого элементов

И и является входои устройства для подключения к выходу обращения вычислительной машины, вторые входы первого и второго элементов И являются входаии устройства для подключения соответственно к выходаи записи и чтения вычислительной машины, первые информационные входы первого и второго коммутаторов являются входами устройства для подключения соответственно к выходаи синхронизации выдачи и синхронизации приема аппаратуры передачи данных, первьп информационный вход третьего коммутатора является входои устройства длл подключения к информационному выходу аппаратуры 25 передачи данных, при этом вход записи регистра режима соединен с входом записи первого буферного регистра и с выходом первого элемента И, третий вход которого соединен с первьп1 . -н- 30 формационным выходом регистра готовности, установочный вход которого . ..е" динен с выходом первого элемента зг держки, вход которого соединен с вы ходом второго элемента И, единичньп выход первого триггера соединен с первым входои третьего элемента И, выход которого соединен с первым информацианныи входом регистра готовности и с входом второго элемента за- щ держки, выход которого соединен с ну левши входои первого триггера, единичньпi вход которого соединен с Bbl кодом конца преобразования параллельно-последовательного преобразовате- j5 ля, первьп и второй синхровходы которого соединены соответственно с первым и вторыи выходами первого формирователя импульсов, вход запуска которо го соединен с выходом первого комму- ц татара, информационньп выход параллельно-последовательного преобразователя соединен с вторыи инфориационным входом третьего коммутатора, выход кокоторого соединен с информационныи входом послецавательно-параллельного преобразователя, первьп и второй сипхровходы которого соединены соответственно с первым и втарыи выхоцаии второго формирователя импульсов, вход запуска которого соединен с выходом второго коииутатора, единичный выход второго триггера соединен с первым входом четвертого злеиента И, выход которого соединен с вторыи информационным входом регистра готовности и с входом третьего элемента задержки, выхоц которого соединен с нуленыи входои второго триггера, единичный вход которого соединен с выходаи конца преобразования последовательнопараллельного преобразователя, группа информационных выходов которого соединена с группой информационных входов второго буферного регистра, о т л и ч а ю щ е е с я теи, что, с целью повышения достовс.рности за счет обеспечения >сонтролл исправности устройства во время работы без нарушения свлзи с аппаратурой передачи данных, в устройства ввецапы два буферных регистра, три триггера, счетчик, блок сравнепил, два элемента И, группа элементов И, три элемента задержки, группа коммутаторов, причем выходы элементов И группы, группь. инфармациовных входов первого буферного регистра, инфориационньп вход регистра режима образуют группу входов-выходов устройства длл подключения к группе информационных входов-выхоцов выли.слительной машины, выход блока сравнения явллетсл выходом устройства длл подключения к входу неисправности вычислительной машины, выход третьего триггера является выходом уст— ройства для подключения к информационному входу аппаратуры передачи данных, при этои выход геператора импульсов соединен с вторыи пнформационныи входом второго коммутатора и с входаи четвертого элемента задержки, выход которого соединен с вторыи инфориационныи входои первого коммутатора, управляющий вход которого соецинен с управляющими входами второго и третьего коммутаторов,, с инверсным входом пятого элемента И, с первым входои шестого элемента И и с единичным выходом четвертого триггера, единичньпй вход которога соецинен с входами записи третьего и четвертого буферных регистров, параллельно-последовательного преобразователя, последовательно-параллельного преобразователя, с установочными входами счетчика, регистра режима и с выходаи пятого элемента за1541622 держки, вход которого соединен с выходом седьмого элемента И, первый инверсный вход которого соединен с первым информационным выходом регист ра готовности, второй информационный выход которого соединен с вторым инверсным входом седьмого элемента И, первый и второй входы которого соединены соответственно с вторым выходом второго формирователя импульсов и с информационным выходом регистра режима, второй вход четвертого элемента

И соединен с вторым входом третьего элемента И и с нулевым выходом четвертого триггера, нулевой вход которого соединен с нулевым входом пятого триггера и с выходом шестого элемента задержки, вход которого соединен с выходом восьмого элемента И, первый вход которого соединен с единичным выходом пятого триггера, с управляющим входом четвертого коммутатора, с управляющими входами коммутаторов группы, выходы которых соединены с группой информационных входов после. довательно-параллельного преобразователя, группа информационных выходов которого соединена с группой информационных входов четвертого буферного регистра, группа информационных вы.ходов которого соединена с первыми информационными входами коммутаторов группы, вторые информационные входы которых (кроме первого коммутатора из группы коммутаторов) подключены к шине пулевого потенцнала устройства, второй информационный вход первого коммутатора из группы коммутаторов подключен к шине единичного потенциала устройства, выход конца преобразования последовательнопараллельного преобразователя соединен с вторым входом шестого элемента И и с входом записи второго буферного

10 регистра, группа информационных выходов которого соединена с первой группой информационных входов блока сравнения, вторая группа информационных входов которого соединена с, группой информационных выходов первого буферного регистра и с первой группой информационных входов (кроме

10 старшего разряда) четвертого коммутатора, группа выходов которого соединена с группой информационных входов параллельно-последовательного преI образователя, группа информационных выходов которого соединена с группой информационных входов третьего буферного регистра, группа информационных выходов которого .соединена с второй группой информационных входов четвертого коммутатора, старший разряд первой группы информационных входов коI торого подключен к шине единичного потенциала устройства, второй выход

25 первого формирователя импульсов соединен с входом пятого элемента И, выход которого соединен с синхровходом третьего триггера, информационньп вход которого соединен с информацион30 ным выходом параллельно-последовательного преобразователя, разрешающий вход блока сравнения соединен с выходом седьмого элемента задержки, вход которого соединен с выходом шестого элемента И, с вторым входом восьмого элемепта И и со счетным входом счетчика, выход переполнения которого соединен с единичным входом пятого триггера, группа информационных выходов

40 второго буферного регистра, первый и второй информационные выходы регистра готовности соединены с первыми входами элементов И группы, вторые входы которых соединены с выходом второго

1541622

1541622

Составитель С.Пестмал

Редактор A.Козориз Техред М,Дидык Корректор Т.Малец

Заказ 28" Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно"нздательскии комбинат Патент, r. Ужгород, ул. Гагари н ° tl

Г и на 101