Множительно-делительное устройство

 

Множительно-делительное устройство относится к автоматике и вычислительной технике и служит для реализации по логарифмическому алгоритму множительно-делительных операций с сигналами в виде напряжения постоянного тока. Целью изобретения является повышение точности за счет компенсации ошибки, обусловленной объемным сопротивлением эмиттеров и баз логарифмирующих транзисторов. Множительно-делительное устройство выполнено на первом 1, втором 2, третьем 3 и четвертом 4 операционных усилителях (ОУ), первом 13, втором 14 и третьем 15 логарифмирующих транзисторах (ЛТ) и первом антилогарифмирующем 16 транзисторе и первом 6, втором 7, третьем 8, четвертом 9 масштабных резисторах и первом 21, втором 22 и третьем 23 токоограничительных резисторах. Для компенсации указанной ошибки база третьего ЛТ 15 соединена через компенсирующий резистор 12 с шиной нулевого потенциала, через который задается ток, пропорциональный компенсируемой ошибке и формируемый с помощью второго 17, третьего 18, четвертого 19 и пятого 20 антилогарифмирующих транзисторов и токового инвертора, выполненного на пятом ОУ 5 и пятом 10 и шестом 11 масштабных резисторах. 3 ил.

СОК)3 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU 15 3426

А1 (51)5 С 06 G 7/)6

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4297693/24-24 (22) 18.08;87 (46) 15.02.90. Бюл. № 6 (71) Томский политехнический институт им. С.М.Кирова (72) В.В.Самокиш и П.Н.Тиссен (53) 681.3(088.8) (56) Авторское свидетельство СССР

¹ 613333, кл. С 06 С 7/161, 1976.

Авторское свидетельство СССР

¹ 1282163, кл. G 06 G 7/)6, 1985. (54) МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Множительно-делительное устройство относится к автоматике и вычислительной технике и служит для реализации по логарифмическому алгоритму множительно-делительных операций с сигналами в виде напряжения постоянного тока. Целью изобретения является повышение точности за счет компенсации ошибки, обусловленной объемным сопротивлением эмиттеров и баэ логарифмирующих транзисторов. Иножительно-делительное устройство выполнено на первом 1, втором 2, третьем 3 и четвертом 4 операционных усилителях (ОУ), первом 13, втором 14 и третьем

15 логарифмирующих транзисторах (ЛТ) и первом антилогарифмирующем 16 транзисторе и первом 6, втором 7, третьем

8, четвертом 9 масштабных резисторах и первом 21, втором 22 и третьем- 23 токоограничительных резисторах. Для компенсации укаэаннои ошибки база. третьего ЛТ 15 соединена через компенсирующий резистор 12 с шиной нулевого потенциала, через который зада- ется ток, пропорциональный компенси- g руемой ошибке и формируемый с гомощью второго 17, третьего 18, четвертого

19 и пятого 20 антилогарифмирующих транзисторов и токового инвертора, выполненного на пятом ОУ 5 и пятом 10 с и шестом 11 масштабных резисторах, 3 ил.

1543426

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аналоговых вычислительных машинах для реализации выражений вида: еу —

У где Х,У,Z - входные сигналы в виде напряжения постоянного тока.

Цель изобретения - повышение точ ности .

На фиг. 1 изображена функциональ ная схема предлагаемого множительноделительного устройства; на фиг. 2 и 3 — то же, второй и третий варианты.

Множительно-делительное устройство 20 (фиг. 1 и 2) содержит первый 1, вто рой 2, третий 3, четвертый 4 и пятый

5 операционные усилители, первый 6, 1эторой 7, третий 8, четвертый 9, пя( ый 10 и шестой .11 масштабные резисторы, компенсирующий резистор 12, перый 13, второй 14 и третий 15 логарифрующие транзисторы, первый 16, это ой 17, третий 18, четвертый 19 и пятый 20 антилогарифмирующие транзисто- 30 ы, первый 21, второй 22 и третий 23 окоограничительные резисторы, входы

1 игнала-делимого 24, сигнала-сомножителя 25 и сигнала-делителя 26, выход устройства 27 и шину 28 нулевого . 35

Потенциала.

В схеме третьего варианта устройства (фиг. 3) позициями 17-20 обозначены седьмой-десятый масштабные резисторы.

В множительно-делительном устройстве по фиг. 1 инвертирующие входы операционных усилителей 1-5 соединеКы с первыми выводами соответственно масштабных резисторов 6-!0 и с кол4>

Лекторами соответственно логарифмирующих 13-15 и актилогарифмирующих 16 и 20 транзисторов. Вторые выводы масШтабных резисторов 6-8 являются соответственно входами 24-26 сигнала50 делимого, сигнала-сомножителя и curBlasIa-делителя 26 устройства соответственно. Эмиттеры логарифмирующего 13 и антилогарифмирующего 19 транзисторов, а также базы логарифмирующего

14 и антилогарифмируюцего 18 транзис 35 торов соединены через токоограничительный резистор 2! с выходом операционного усилителя I. Эмиттеры логарифмирующего .14, антилогарифмирующих

16, 18 и 20 транзисторов через токоограничительный резистор 22 соединены с выходом операционного усилителя 2. Эмиттеры логарифмирующего 15 и антилогарифмирующего 17, а также базы антилогарифмирующих транзисторов 16 и 20 транзисторов через токоограничительный резистор 23 соединены с выходом операционного усилителя

3. Выходом 27 устройства является выход четвертого операционного усилителя 4, в обратную связь которого включен масштабный резистор 9. К инвертирующему входу операционного усилителя 5 подключены коллекторы I9 и и пятого 20 антилогарифмирующих транзисторов и первый вывод масштабного резистора 10. База логарифмирующего транзистора 15 соединена с неинвертирующим входом операционного усилителя 5, коллекторами антилогарифмирующих транзисторов 19 и !8, первыми выводами масштабного 11 и компенсирующего 12 резисторов. Вторые выводы масштабных резисторов !0 и 11 подключены к выходу операционного усилителя 5. Второй вывод компенсирующего резистора I2, а также базы логарифмирующего 13 и антилогарифмирующего

19 транзисторов соединены с шиной нулевого потенциала 28.

В схеме предлагаемого устройства по второму варианту в отличие от первого, базы логарифмирующего 13 и антилогарифмирующего 19 транзисторов соединены с первыми выводами масштабного 11 и компенсирующего !2 резисторов, неинвертирующим входом операционного усилителя 5 и коллекторами антилогарифмирующих усилителей 17 и 20

> коллекторы антилогарифмирующих транзисторов 19 и !8 соединены с инвертирующим входом операционного усилителя 5 и первым выводом масштабного резистора 10, а базы логарифмирующего 15 и антилогарнфмирующего 17 транзчсторов подключены к шине 28 нулевого потенциала„

В схеме третьего варианта устройства, в отличие от первого, исключены второй, третий, четвертый и пятый антилогарифмирующие транзисторы, а их функции выполняют седьмой !7, восьмой 18, девятый 19 и десятый 20 масштабные резисторы. Первые выводы 18 масштабных резисторов 17 и IS соединены с инвертирующим входом операци(3) 40

50 (5) Ех+Е«55

5 15434 онного усилителя 5, а первые выводы

20 масштабных резисторов 19 и 20 соединены с базой логарифмирующего транзистора 15. Вторые выводы масштабных резисторов 17-20 соединены соответст5 венно с входом 24 сигнала-делимого сигнала-сомножителя 25 и сигналаделителя 26 и выходом 27 устройства.

Предлагаемое устройство работает следующим образом.

Во всех трех вариантах операционные усилители 1-4, логарифмирующие

13-15 и антилогарифмирующий 16 транзисторы, второй 7, третий 8, четвертый 9, первый 2.1; второй 22 и третий

23 токосгграничительные 6-9, 21-23 и компенсирующий 12 резисторы образуют одноквадратный логарифмический вычислитель, реализующий выражение вида 20 (1) с однополярными входными сигналами (положительными в случае использования п-р-п-транзисторов).

В первом варианте устройства (фиг. 1) для компенсации ошибки, обу- 25 словленной объемными сопротивлениями баз и эмиттеров логарифмирующих и антилогарифмирующего транзисторов, база третьего логарифмирующего транзистора 15 соединена с Миной 28 ну- 30 левоro потенциала через компенсирующий резистор 12 величиной Ро, через который с помощью остальных элементов схемы задается ток Е„, пропорциональный напряжению огибки, приведенной 3

35 к логарифмической стороне.

Первый операционный усилитель 1 по цепи: токоограничительный резистор

21, переход эмиттер — база первого логарифмирующего транзистора 13 задает ток коллектора I пропорциональный напряжению на входе 24 сигналаделимого. При этом напряжение на переходе база-эмиттер первого логарифмирующего транзистора 15 равно логарифму сигнала с входа 24. Второй операционный усилитель 2 по цепи: токо-, ограничительный резистор 22, переход эмиттер — база второго логарифмирующего транзистора 14 задает ток коллектора последнего Е, пропорциональУФ ный сигналу-сомножителю с входа 26.

При этом на эмиттере первого антилогарифмирующего транзистора 16 формируются сигнал

q 1n — +g1n — +I r +I r (2}

Е„ т: I " " У JJ о. о

26 6 где у =0,026 В " температурный потенциал, I — тепловой ток эмиттерньж пео реходов транзисторов.

Операционный усилитель 3 через токоограничительный резистор 23, переход эмиттер — база логарифмирующего транзистора 15 устанавливает коллекторный ток последнего I пропорциональным напряжению на входе 27 сигнала-делителя. Напряжение на эмиттерном переходе первого антилогарифмирующего транзистора 16 с учетом падения напряжения на его объемном сопро г ивлении базы и эмиттера и тока Е „ через компенсирующий резистор 12:

IF Ig I÷ г 1п — +I r q 1п — — +I r +

FF I,I x

+I r -y1n -- -I r +I R

У т Е «2 о где, I < — ток антилогарифмирующего транзистора 16.

Поскольку все транзисторы схемы идентичны и тепловые токи их эмиттерных переходов равны, то напряжение на выходе 27 устройства пропорционально току (" " «

Е =Т.„— ехр

Как видно, погрешность преобразования носит мультипликативный характер, причем величина подлежащего компенсации напряжения в числителе экспоненты обычно не превосходит

1 м В, что соответствует относительной ошибке преобразования 4Х, Операционный усилитель 5, масштабные резисторы 10 и 11 образуют схему токового инвертора, коэффициент передачи которого определяется отношением указанных масштабных резисторов.

При равенстве масштабных резисторов

10 и 11 и в силу идентичности параметров и режимов логарифмирующего 13 и антилогарифмирующего 19 транзисторов, а также логарифмирующего 14 и антилогарифмирующего 18 транзисторов выходной ток токового инвертора (ток через шестой масштабный резистор) равен

В силу идентггчности параметров и режимов логарифмирующего 15 и антилогарифмирующего 17 транзисторов, а также антилогарифмирующих транзисто1 543426 ров 16 и 20, обеспечивающей равенство их коллекторных токов„ полный ток кс>мпенсации I„, протекающий через компенсирующий резистор 12:

5 (6) Ем-IÄ+Z;rÄ-r».

Предполагая, что объемные сопротйвления баз и эмиттеров транзисторов схемы равны, выбор равной им 10 величины компенсирующего резистора

Р обеспечивает в соответствии с (4) независимость выходного сигнала устройства от учитываемых источников погрешности. 15

В схеме второго варианта выполнения предлагаемого преобразователя, приведенной на фиг. 2, коррекция рассматриваемой ошибки осуществляется по базе первого логарифмирующего 20 транзистора 13, соединенного через компенсирующий транзистор 12 с шиной

2о нулевого потенциала. К базе этого транзистора подключены коллекторы аи тилогарифмирующих транзисторов 17 25 и 20, копирующих коллекторный ток соответственно логарифмирующего 15 и аЦтилогарифмирующего 16 транзисторов, а также выход токового инвертора, выполненного на масштабных резис- 30 т6рах 10 и 11 и операционном усилителе 5. Входной ток токового инвертора. пропорционален сумме коллекторнь1х токов логарифмирующих транзисторов 13 и 14 и формируется соответственно антилогарифмирующими. 19 и 18 т анзисторами. При тех же условиях, | ч и у первого варианта устройства, ток, протекающий через компенсирующий резистор 12, определяется вы- 40 ращением (6), но противоположен по знаку, что обеспечивает компенсацию погрешности устройства, обусловленной объемными сопротивлениями баз и эмиттеров логарифмирующих элементов.

Третий вариант устройства (фиг.3) эквивалентен первому варианту по месту введения компенсирующего сигнала — база логарифмирующего транэнсто- 50 ра 15, но отличается от него способом формирования этого сигнала. В рассматриваемом варианте этой цели служат масштабные резисторы 17-20. Компен-! снрующий ток I„, задаваемый в компенсйрующий резистор 12, практически точно описывается выражением (6), поскольку величина компенсируемой ошибкИ, призииденной к логарифмической стороне, н, соответственно, потенциалы базы третьего логарифмирующего транзистора 15 и инвертирующего входа операционного усилителя 5 обычно не превышают l мВ.

Третий вариант устройства требует для своей реализации меньшее количество идентичных транзисторов. Первый и второй варианты целесообразно использовать для построения четырехквадратных множительно-делительных устройств.

Формула изобретения

Множительно-делительное устройство, содержащее первый, второй, третий, четвертый и пятый операционные усилители, инвертирующие входы которых соединены с первыми выводами соответ- ственно первого, второго, третьего, четвертого и пятого масштабных резисторов и коллекторами соответственно первого, второго, третьего логарифмирующих и первого и второго антилогарифмирующих транзисторов, шестой масштабный резистор и третий аитилогарифмирующий транзистор, второй вывод третьего масштабного резистора является входом сигнала-делителя устройства, второй вывод четвертого масштабного резистора соединен с выходом четвертого операционного усилителя, эмиттеры первого логарифмирующега и четвертого антилогарифмирующего транзисторов через первый токоограничительный резистор соединены с выходом первого операционного усилителя, эмиттеры второго логарифмирующего и первого антилогарифмирующего транзисторов ч рез второй токоограничительный резистор соединены с выходом второго операционного усилителя, эмиттеры третьего логарифмирую@его и второго антилогарифмирунщего транзисторов через третий токо" ограничительный резистор соединены с выходом третьего операционного усилителя, базы первого и пятого антилогарифмирующих транзисторов объединены, база третьего логарифмирующего транзистора соединена с первым выводом компенсирующего резистора, второй вывод которого, а также базы первого логарифмирующего и четвертого антилогарифмирующего транзисторов подключены к шине нулевого потенциала, о т л н ч а ю щ е е с я тем, 154 что, с целью повышения точности, эмиттеры второго логарифмирующего и третьего антилогарифмируюшего транзисторов объединены, а их базы под" ключены к эмиттеру первого логарифмирующего транзистора, эмиттеры первого и пятого антилогарифмирующих транзисторов объединены, а их базы подключены к эмиттеру третьего логарифмирующего транзистора, база третьего логарифмирующего транзистора соединена с базой второго антилогарифмирующего; коллекторами третьего и четвертого антилогарифмирующих транзисторов, первым выводом шестого масштабного резистора и неинверти3426 10 рующим входом пятого операционного усилителя, выход которого подключен к вторым выводам пятого и шестого масштабных резисторов, коллектор пятого антилогарифмируклцего транзистора соединен с инвертирующим входом пятого операционного усилителя, база первого логарифмирующего транзистора подключена к шине нулевого потенциала, вторые выводы первого и второго масштабных резисторов являются соответственно входами сигналаделимого и сигнала-сомножителя устройства, а выход четвертого операци" онного усилителя является выходом устройства.

15ч 3426

Составитель Н.Зайцев

Редактор Л.Пчолинская Техред N.Дидык Корректор В. Гирняк

Р

Заказ 402 Тираж 556 Подписное

ВНИИИИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, >Qi