Преобразователь кода

 

Изобретение относится к вычислительной технике и может быть использовано для преобразования двоичного кода в равновесную форму кода с иррациональным отрицательным основанием. Целью изобретения является повышение достоверности преобразования. Преобразователь содержит коммутатор 1, сумматор 2, блок 3 памяти, блок 4 сравнения, регистр 5, элемент НЕ 6, счетчик 7, блок 8 контроля равновесной формы, информационные входы 9, первый и второй установочные входы 10 и 11, тактовый вход 12 преобразователя, информационные выходы 13 и контрольный выход 14. 3 з.п. ф-лы, 7 ил., 2 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1У БЛИН (51) 5 Н 03 M 13/12

ГОСУДАРСТВЕННЫЙ НОМИТЕТ О ИЗОБРЕТЕНИЯМ И ОЧНРЬ ТИЯМ

IlPH ГКНТ СССР

1 (21) 4212 23/24-24 (22) 16. 03. 87 (46) 15. 04. 90. Бюл. N - 14 (/1) Специальное конструкторско-технологическое бюро "Модуль и Винницкий политехнический институт (72) А.П..Стахов, П.А.Соляниченко, В,В.Замчевский, О.Н,Тарасова и С,И.Золотарев (53) 681.325(088.8) (56) Авторское свидетельство СССР

1Ф 1438008, кл. Н 03 l 13/12, 1986 ° (54) ПРЕОБРАЗОВАТЕЛЬ КОДА (57) Изобретение относится к вычислительной технике и может быть ис2 пользовано для преобразования двоичного кода в равновесную форму кода, с иррациональным отрицательным основанием. Целью изобретения является повышение достоверности преобразования.

Преобразователь содержит коммутатор

1, сумматор 2, блок 3 памяти, блок 4 сравнения, регистр 5, элемент НЕ 6, счетчик 7> блок 8 контроля равновесной формы, информационные входы 9, первый и второй установочные входы 10 и ll, тактовый вход 12 преобразователя, информационные выходы 13 и контрольный выход 14. 3 з.п, ф-лы, 7 ил,, 2 табл, 1557685

Изобретение относится к вычислительной технике и может быть использовано для преобразования двоичного кода в равновесную форму кода с иррациональным отрицательным основанием, Целью изобретения является повышение достоверности преобразования, На фиг.l приведена схема преобразователя; на фиг.2 — схема блока памяти; на фиг.3 — схема блока сравнения, на фиг.4 — схема регистра, на фиг.5 — схема блока контроля равновесной формы; на фиг.б - алгоритм преобразования; на фиг,7 — временные диаграммы изменения сигналов, Преобразователь содержит коммута-, тор 1, сумматор 2, блок 3 памяти, блок 4 сравнения, регистр 5, элемент НЕ 6, счетчик 7, блок 3 контроля равновес- 20 ной формы, информационные входы 9, первый и второй установочные входы

10 и 11, тактовый вход 12 преобразователя, информационные выходы 13 и контрольный выход 14 преобразователя, 25

Блок 3 памяти содержит коммутатор

15 и элемент 16 постоянной памяти, первый — третий входы 17-19, четвертый входы 20, тактовый вход 21, выходы 22.блока, Блок 4 сравнения содержит элементы ИЛИ-НЕ 23 и 24, элемент 25 сравнения, сумматоры 26 и

27 по модулю два, элемент 28 постоянной памяти, триггер 29 первые 30 и вторые 31 входы блока, тактовый вход 32 и вход 33 сброса блока, первый — третий вЬ ходы 34 — 36.

Регистр 5 содержит первый и второй регистры 37 и 38 сдвига, первый и второй входы 39 и 40, тактовый вход 41, выходы 42„ . Блок 8 контроля содержит первый— четвертый элементы И 43-46, первый и второй счетчики 47 и 48, элемент

49 задержки, сумматор 50, элемент 51 сравнения с константой, первый — третий входы 52-54, тактовые 55 и 56 и установочный 57 входы, выход 58.

Преобразователь работает следую" щим образом.

По.приходу первого установочного сигнала (Т„ 1) в нулевое состояние установится сумматор 2, По приходу второго установочного сигнала (Т„ 2) в нулевое состояние установится счет55 чик 7 и триггер 29 блока 4 сравнения, по этому же сигналу на выходе коммутатора 1 появится. информация с первой группы входов коммутатора 1, т,е, входная кодовая посылка, которая поступит также на соответствующие информационные входы сумматора 2 и по приходу первого тактирующего сигнала (ТИ) данная информация запишется в сумматор 2 и поступит на первую группу входов (А) элемента 25 сравнения блока 4, на выходе коммутатора

15 блока 3 появится информация третьего (а „) и первого (а ) входов коммутатора 15, блока 3 (в данном случае

00), которая поступит соответственно на первый и второй адресные входы элемента 16 постоянной па:. .яти, на третий ...,.(2+1)-ое, где 1 — количество информационных выходов счетчика 7, поступят тоже нули, а на старший (3+1)-й вход элемента 16 постоянной памяти, которь1й соединен с вхс ом

12 преобразователя, поступит "1", где по данному адресу в элементе. 16 "зашит" вес, q . (см. фиг.б и табл.l

1-1 для i-=10), Данный вес (-g. ) постуi-1 пает на вторую группу входов (B) эле= мента 25 сравнения блока 4, Старшие разряды А и В„, которые являются знаковыми, соответственно входной кодовой посылки А (1...k) с выходной шины сумматора 2 и кодовой посылки В (1...k) (вес - . ) с выход1-т ной шины блока 3 поступают на первый и второй входы сумматора 27 по mod 2 ричем знаковый Разряд А1 входной кодовой посылки А (l...k j с выходной шины сумматора 2 поступает также на первый вход второго элемента ИЛИ-НЕ

24 и входная кодовая посылка А (1... (k-1)) (без знакового разряда) поступает также на группу входов элемента ИЛИ-НЕ 23. Элементами

ИЛИ-HE 23 и 24 осуществляется проверка на неравенство нулю входной кодовой посылки А, (1. °,k ), т. е. проверяется условие А > 0 (см.фиг ° 6) . Если

А > О, т.е. входная кодовая посылка больше нуля, то на выходе элемента

ИЛИ-НЕ 24 появляется "1" °

На выходе сумматора 26 по mod 2 формируется единичный сигнал, если

А > В., т.е. входная кодовая посылка

А f. 1...k ) больше соответствующего веса кода ИОО (кодовая посылка В 1...k)). В зависимости от сигналов на выходах элемента ИЛИ-НЕ 24 и сумматора 26 по mod 2, которые поступают соответственно на третий и второй адресные входы элемента 28 постоянной памяти блока 4, а также информа5 l 5576 ции на выходе триггера 29 блока 4

Э которая поступает на первый адресный вход элемента 28 постоя иной памяти блока 4, на выходе элемента 28 формируется трехразрядный код, соответст5 вующий двум разрядам выходного кода а; и а, сигнал а, устанавливающии триггер 29 в нулевое или единичное состояние в зависимости от того, в какой ветви алгоритма находится преобразователь на данном шаге преобразования (см. фиг.6 и табл.2 принятых решений) °

B табл.I представлены двоичные эквиваленты весов Фибоначи с иррациональными отрицательными основаниями.

Тактирующий сигнал и второй сигнал установки поступают на элемент И 45, 20 на выходе которого формируется коротKHA HMI1+JIBc Т (cM,ôHI .5 H 7), торый поступает на установочные входы первого 47 и второго 48 счетчиков и устанавливает их в нулевое состоя- 25 ние.

Тактирующим импульсом ТИ происходит запись сформированных двух разрядов а. и а,, выходного кода в регистр 5, причем а; записывается в 30 сдвиговый регистр 37 регистра 5, а а. записывается в сдвиговый регистр

1-1

Зб регистра 5.

Сигнал с первого выхоца блока 4 (разряд а . выходной кодовой посылки)

1 — 35 вместе с тактирующим сигналом ТИ поступают на первый элемент И 43 блока 8 (см. фиг.5).

Сигнал с второго выхода блока 4 (разряд а 1 ВыхОднОЙ кОдОВОЙ пОсыл 40 ки) вместе с так тируюшим сигналом

ТИ поступают на второй элемент И 44 блока 8, Таким образом, по приходу тактирующего сигнала ТИ первый счетчик 47 45 будет подсчитывать количество единиц а, разрядов, а второй счетчик 48 количество единиц а;, разрядов выходной кодовой посылки. Если разрядность выходной кодовой посылки равна ш, 5р то счетчики 47 и 48 должны считать

max до а=ш/2, так как число единиц равно числу нулей в равновесной форме кода с иррациональными отрицательными Основаниями (ИОО).

Выходы первого счетчика 47 поступают на первую группу входов сумматора 50, а выходы второго счетчика 48 соединены с второй группой входов

85 сумматора 50, на к .тором происходит формирование суммы единиц и ходной коцовой посылки, По тактирующему сигналу ТИ триггер

29 блока 4 примет значение третьего выхода элемента 28 (см,фиг.3), изменится также информация на младших адресных Входах элемента 16 блока 3 (см,.фиг.2), на которые через коммутатор 15 поступят значения а и а

1 1- разрядов выходного кода, Изменится также информация на старшем адресном входе элемента 16 и по вновь сформированному адресу поменяется информация на его выходе (см. табл.1), Данная информация поступит через коммутатор 1 на вход сумматора 2.

По прихоцу следующего трактирующего импуль а на сумматоре .2 произойдет сложение содержимого сумматора

2 с информацией на его входах, посту— пившей из элемента 16 на предыдущем такте преобразования °

Сформированная промежуточная сумма (вместо входной кодовой посылки на первом такте преобразования) поступит на первую группу входов блока 4, счетчик 7 изменит свое состояние на единицу, На первый и второй ацресные входы элемента 16 через коммутатор 15 поступит соответственно информация а, а . Ha третьи адресные входы элемента 16 поступит информация соответствующих выходов счетчика 7. На старший адресный вход элемента 16 поступит сигнал с тактирующего входа (см. фиг.2). По сформированному новому ад- ресу произойдет выборка очередного веса кода ИОО (см, табл. 1), который поступит на вторую группу входов блока 4. Далее процесс преобразования повторится, как и в первом такте преобразования, Если разрядность выходной кодовой посылки равна ш, то необходимо а /2 тактов преобразования, так как на каждом такте преобразования формируется два разряда а и а . выходной

1 I 1 кодовой посылки, поэтому счетчик 7 должей считать до а=ш/2. Тогда разрядность счетчика 7 определяется по формуле 1 )logy(){.

Таким образом, по приходу последнего .тактирующего импульса ТИ с входа 31 счетчик 7 примет значение ш/2

1557685 и на его выходе переполнения появится сигнал переполнения Т„ (см.фиг.7), который вместе с тактирующим сигналом

ТИ поступают на входы четвертого элемента И 46 блока 8 (см,фиг.5), На

5 выходе четвертого элемента И 4б появ." ляется сигнал разрешения Тр(см. фиг.7), который задерживается элемен.том 49. задержки на время, необходимое для срабатывания первого 47 и второго 48 счетчиков и сумматора 50 (см. фиг.5), на котором сформируется сумма, равная количеству единиц и в выходном сформированном коде ИОО,Если преобразование осуществлено верно, т,е. получена равновесная форма кода

ИОО, то количество единиц в полученной кодовой посылке равно а /2.

Таким образом, по окончании преобразования на выходе сумматора 50 будет двоичный код числа а=тп/2, который поступает на информационные входы элемента 51 и по приходу разрешающего сигнала Т (см, фиг,7) íà его управляющий вход на выходе блока 8 появится единица, которая свидетельствует о том, что получена равновесная форма выходной кодовой посылки с иррациональными отрицательными основаниями, 30

В случае, если в выходном коде количество единиц не равно а=ш/2, то поступающий с сумматора 50 на информационные входы элемента 51 сигнал вызовет появление нулевого сигнала на его выходе, что свидетельствует о нарушении равновесной формы кода

ИОО, По окончании преобразования результат преобразования находится в регист-40 ре 5, причем четные разряды (а .) выходной кодовой посылки записаны в сдвиговый регистр 37 регистра 5, а нечетные разряды (а; ) выходной

\-! кодовой посылки записаны в сдвиговый 45 регистр 38 регистра 5.

Формула из.обретения

1. Ïðåîáðàçîâàòåëü кода, содержа- 50 щий коммутатор, первые входы которого являются соответствующими информационными входами преобразователя, регистр, блок памяти, выходы которого соединены с первыми информационными входами блока сравнения, счетчик и элемент НЕ, о т л и ч а ю щ и й— . с я тем, что, с целью повышения достоверности преобразования, в него введен блок контроля равновесной формы, выходьк:блока памяти соединены с соответствующими вторыми входами коммутатора, выходы которого соединены с информационными входами сумматора, выходы которого соединены с вторыми информационными входами блока сравнения, первый и второй выходы блока сравнения соединены соответственно с одноименными входами регистра, блока памяти и блока контроля равновесной формы, третий выход блока сравнения соединен с третьим входом блока памяти, первые выходы счетчика соединены с четвертыми входа@и блока памяти, второй выход счетчика соединен с третьим входом блока контроля равновесной формы, тактовые входы сумматора, блока сравнения, блока памяти, счетчика, первый тактовый вход блока контроля равновесной формы и вход элемента НЕ объединены и являются тактовым входом преобразователя, установочный вход сумматора и объединенные установочные входы блока сравнения, блока контроля равновесной формы, счетчика и третий вход коммутатора являются соответственно первым и вторым установочными входами преобразователя, выход элемента НЕ соединен с третьим входом регистра и вторым тактовым входом блока контроля равновесной формы, выходы которых являются соответственно информационными выходами и контрольным выходом преобразователя, 2.Преобразователь по п.1, о т л и ч а ю шийся тем, что блок памяти содержит элемент постоянной памяти и коммутатор, выходы которого соединены соответственно с первым и вторым адресными входами элемента постоянной памяти, первый вход коммутатора соединен с шиной логического нуля, второй — четвертый входы коммутатора являются соответственно первым — третьим входами блока памяти, третьи адресные вхОды элемента ло†i стоянной памяти являются четвертыми входами блока постоянной памяти, пятый вход коммутатора объединен с адресным входом старшего разряда элемента постоянной памяти и является тактовым входом блока памяти, выходы элемента постоянной памяти являются соответствующими выходами блока памяти.

9 !5576

3,Преобразователь по и, 1, о т л и ч а ю m, и и с я тем, что блок срав— нения содержит элемент сравнения, сумматоры па модулю два, элементы

ИЛИ-НЕ, элемент постоянной памяти, и

5 триггер, выходы элемента сравнЕния и первого сумматора пс модулю два соединены с соответствующими входами второго сумматора o модулю два, выход которого соединен с адресггым входом третьего разряда элемента постоян ной памяти, выход первого элемента

ИЛИ-НЕ соединен с первьгм входом второго элемента ИЛИ-НЕ, выход которого соединен с адресным входом второго разряда элемента постоянной памяти, вход старшего разряда первых входов элемента сравнения и входы остальных разрядов, объединенные с одноименны- 20 ми входами первого элемента ИЛИ-НЕ, являются соответствующими первыми входами блока сравнения,.вторые входы элемента сравнения являются вторыми входами блока сравнения, первый 25 вход первого сумматора па модулю два и второй вход второго элемента

ИЛИ-НЕ объединены с входом старшега разряда первых входов элемента сравнения, второй вход первого суммата- 3Q ра па модулю два объединен с входом старшего разряда вторых входов элемента сравнения, тактовый вход и вход сброса трггггера являются соответственно тактовым входом и входом сбра35 са блока сравнения, первый и второй выходы элемента постоянной памяти являются соответственно перзым и вторым выходом блока сравнения, тре, тий выход элемента постоянной памяти

85 !О соединен, с информационным входом триггера, выход которого соединен с адресным BxolIoM первого разряда элемента настоянной памяти и является третьим выходом блока сравнения, 4.Преобразователь по п.1, о т л и ч а ю шийся тем, что блок контроля равновесной формы содержит счетчики, сумматор, элемент сравнения с константой, элемент задержки и элементы И, выходы первого н второго элементов И соединены са счетными

Таблица !

Адрес ПЗУ 24 Текущее значение

2 2 2 2 2"2 веса

Выходы ПЗУ 24

26 252433222120

0010101

О i 1 1 0

1110011

111001.1

1111011

00000 1!

1110 j 1

111110

000000 О 0

О О О О О 1 - ч +21

0000 l О -г „-34

ΠΠΠΠ! — -!3

000 100 О О

00010 1 -Ф 8

0 0 О » О - М -!3

Π0 Π1 1 — q -5

00 1000 . О О

00 j 00 j 9 +3

001010 -(g-5

100101 входами соответственно первого и втс.. рого счетчиков, выходы которых соединены с входами соответственно первого и второго слагае:-гога сумматора, выходы которого соединены с соответствующими информационными входами элеМеНТе срявнеггия с г(с ггстактаЙ q ВыхОд третьего элемента И соединен с установочными входами счетчиков, выход четвертаго элемента И соединен через элемент задержки с управляющим входом элемента сравнения с константой, выход которого является выхадсм блока контроля равновесной формы, первые входы первого, второго и четвертого элементов И являются соответственно первым — третьим входом блока контроля равновесной формы, первый вход третьего элемента И является первым тактовым входом блока контроля равновесной формы, объединенные вторые входы первого, второго и четвертого элементов И являются вторым тактовым входом блока контроля равновесной формы, второй вход третЬего элемента

И является установочным входом блока контроля равновесной формы, )557685 .1родоя>кение табл. !

Текущее эначение

Выходы ПЗУ 24

26 2524332%212 о

2 2 Z веса

О О

Ц> +) ср "2

Ф р -1

О О ч,о — 1 (pg-1 ц,+г) ц -)З

Qq+ 8

Vq-5

45+

Q -2

g„+ +I (. - 1

Ц, О

Таблица 2

Адрес элемента 28

Выходы 28

2 2 20

2 2 2

ArB A>0 Вых. г.31

О О О

О О 1

О 1 0

О 1 1

1 О 0

1 О 1

1 I О

1 1 1

О 1 О

О 1 1

1 1 I

О 1 1

1 О О

О О О ! О О

О О О.

Г—

Адрес ПЗУ 24.001100

001101

0011)0

001111

0) 00О1

0100 ) 0

010011

10000 )

1001 00

00101

101001

101101

110000

1 1 1

1 I 1

1 1 )

1 1 1

0 О 1

1 1

1 1 1

1 1 1

1 1

000

0001

1 1 1 1

ОООО

1 1 1 )

111

О 1 О I

О О 1 1

О 1

О О 1 1, 1! 10

000 1

1 1 1 1

000 О

l557685

1557685!

557685

Редактор О.Спесивых

Тирам 661

Заказ 724

Подписное

ВНИИПИ Государственного комитета J1o H o pe eHHjl H oTKpblTHRH H K CCCp

113035, Иосква, 3-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10t

ГфС/ю 2

Составитель О. Неплохов

Техред А.Кравчук - Корректрр О.Ципле