Параллельный накапливающий сумматор

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах управления. Целью изобретения является расширение функциональных возможностей за счет выполнения операций вычитания и инверсии операндов. Параллельный накапливающий сумматор содержит в каждом разряде 1 триггер 2, два элемента И 3,4, два элемента ИЛИ-НЕ 5,6, элемент ИЛИ 7. Разные функции в сумматоре выполняются с помощью подачи совокупности сигналов на входы 13-16 задания режима. 1 ил.

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИН

0% Of) цц С 06 Р 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

76

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

Il0 ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4412881/24-24 (22) 19.04.88 (46) 15.05.90. Бюл. Ю - 18 (71) Грузинский политехнический институт им. В.И. Ленина (72) Л.Ш. Имнаишвили, О.Г. Натрошвили, А.Г. Вашакидзе и А.М. Бенашвили (53) 681.325 (088.8) (56) Авторское свидетельство СССР

9 273519, кл. G 06 F 7/50, 1969.

Авторское свидетельство СССР

У 1251069, кл.Г 06 F 7/50, 1984. (54 ПАРАЛЛВЛ Н 1й НА АПЛИВАi0@ИЙ Cm

МАТОР

2 (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах управления. Целью изобретения является расширение функциональных возможностей за счет выполнения операций вычитания и инверсии операндов. Параллельный накапливающий сумматор содержит в каждом разряде 1 триггер 2, два элемента И 3, 4, два элемента

ИЛИ-НЕ 5» элемент ИЛИ 7 ° Разные функции в сумматоре выполняются с помощью подачи совокупности сигналов на входы 13-16 задания режима. 1 ил;

1564616

Изобретение относится к автоматике и вычислительной технике и может бь1ть использовано в цифровых вычислительных машинах и системах управле ния.

Цель изобретения — расширение фу нкциональных возможностей за счет вь1полнения операций вычитания и инве рсии операндов.

На чертеже представлена схема паельного накапливающего суммато10 араллельный накапливающий суммасодержит в каждом разряде 1

1-и) триггер 2, первый и второй енты И 3 и 4 соответственно, пери второй элементы ИЛИ-НЕ 5 и 6 ветственно, элемент ИЛИ ?, входы

9 соответственно единичного и ну - 20 го потенциалов сумматора, выходы

10> разрядов сумматора., информаные входы 11« -11„ разрядов суммавход 12 сброса сумматора и с первого по четвертый входы 13-16 зада ния .режима сумматора соответственно.

Сумматор работает следующим образо

Параллельный накапливающий сумма- 30 то позволяет реализовать функции с ирования и вычитания двоичных о ерандов, функцию статического реr стра с синхронизированным приемом д оичного кода функцию синхрочизи2 р ванного инверсного приема двоичного кода и функцию инвертирования сод ржимого сумматора. На входы 13, 14 и 15, 16 подаются прямое и инверсн е значения сигналов задания вида о ерации соответственно.

Для сложения двоичных операндов предварительно сумматор обнуляется подачей высокого уровня сигнала на вМод 12 сумматора.

Следовательно, все триггеры 2 сумматора переходят в нулевое состояние. Разрешающий сигнал подается на в оды 13 и 16. В результате первый эю емент И 3 и первый элемент ИЛИ-НЕ

5 оказываются подготовленными для щ иема информации. При этом на выхода первого элемента ИЛИ-НЕ 5 первого разряда присутствует низкий потенциAs, поскольку на erî третий вход постоянно подается высокий потенциал

55 с входа 8. Разряды кода первого операнда подеются на информационные вхоgait 11 -11« сумматора. Предположим, „

40 что первый операнд подготовлен кодом 1001 (n = 4). В первом разряде единица проходит через первый элемент И 3 и элемент ИЛИ 7 и на счетном входе триггера 2 устанавливает высокий потенциал. Такой же процесс происходит в четвертом разряде сумматора. В сумматоре применены Т-триггеры со статико-динамическим управлением, изменяющие свое состояние на задних фронтах входных сигналов, поэтому состояния триггеров 2 в первом и четвертом разрядах не меняются. После этого первый операнд

1001 снимается с входов i I+-11 и, следовательно, на них устанавливаются низкие потенциалы. В результате на счетных входах триггеров 2 первого и четвертого разрядов появляются низкие потенциалы, следовательно, они переходят в единичное состояние. Низкий потенциал с инверсного выхода триггера 2 первого разряда подается на третий вход первого элемента ИЛИ-НЕ 5 второго разряда и на счетном входе триггера 2 второго разряда устанавливает высокий потенциал. Высокий потенциал устанавливается также на счетном входе триггера 2 пятого разряда. После этого сумматор готов для приема второго операнда.

Второй операнд подается также на информационные входы 11<-11 . Предположим, что второй операнд представлен кодом 0111. При этом на счетных входах триггеров 2 первого и третьего разрядов появляются высокие потенциалы, поскольку входные логические единицы проходят через первые элементы И 3 соответствующих разрядов. Во втором разряде единица с ин- формационного входа 11 подается на первый вход первого элемента ИЛИ-НЕ

5 и на его выходе устанавливает низкий потенциал. Следовательно, триггер

2 второго разряда переходит в единич„«ое состояние. Низкий потенциал с инверсного выхода триггера 2 второго разряда закрывает лервый элемент

И 3 третьего разряда и переводит соответствующий триггер 2 в единичное состояние. Таким образом, в триггерах

2 записывается код 1111. После этого с информационных входов 11 -11„ снимается второй операнд. На счетных входах триггеров 2 второго, третьего и четвертого разрядов устанавливают15646 ся высокие потенциалы, а на счетном входе триггера 2 первого разряда— низкий потенциал. В результате триггер 2 первого разряда переходит в нулевое состояние, высокий потенциал с инверсного выхода которого устанавливает на выходе первого элемента

ИЛИ-HE 5 и на счетном входе триггера 2 второго разряда низкий потенциал. Триггер 2 второго разряда переходит в нулевое состояние, в свою очередь, переводят триггер 2 третьего разряда в нулевое состояние и т,д. B результате во всех четырех разрядах сумматора записывается код

0000 (при этом пятый разряд сумматора переходит в единичное состояние).

Для вычитания двоичных операндов разрешающий сигнал подается на входы 20

14 и 15. В результате вторые элементы

И 4 и ИЛИ-HE 6 оказываются подготовленными для приема информации. При этом на выходе второго элемента И 4 первого разряда присутствует низкий 25 потенциал, поскольку на его третий вход постоянно подается низкий потенциал с входа 9. Предположим, что в разрядах сумматора предварительно введено уменьшаемое, представляющее 30 собой кбд 10000. Разряды вычитаемого операнда подаются на информационные входы 11 -11, сумматора. Предположим, что вычитаемое представлено кодом 0111. В первом разряде единица на первом входе второго элемента ИЛИНЕ 6 устанавливает на его выходе низкий потенциал, который через элемент .ИЛИ 7 на счетном входе триггера 2 этого разряда образует задний фронт управляющего сигнала, который переводит его в единичное состояние. Такой же процесс происходит во втором и третьем разрядах сумматора. Высокий потенциал с прямогo выхода триг- 45 гера 2 первого разряда открывает второй элемент И 4 второго разряца и устанавливает на входе соответствующего триггера 2 высокий потенциал.

Такой же процесс происходит в третьем разряде сумматора. Высокий потенциал с прямого выхода триггера 2 третьего разряда устанавливает на выходе второго элемента ИЛИ-КЕ 6 чет-.. вертого разряда нулевой потенциал/ 55 который через элемент ИЛИ 7 подается на счетный вход триггера 2. В триггере 2 четвертого разряда устанавливается единичное состояние.

16 б .После этого операнд 0111 снимается с информационных входов ffq-11 . На счетных входах триггеров 2 второго и третьего разрядов устанавливаются низкие потенциалы. В результате триггеры 2 второго и третьего разряда переходят в нулевое состояние, Функция статического регистра с, синхронизированным приемом двоичного кода осуществляется следующим образом.

Предварительно сумматор обнуляется подачей сигнала на вход 12. Операнд подается на информационные входы ii 11„ . Синхросигнал подается через вход 13 сумматора.

Функция статического регистра синхронизированного инверсного приема двоичного кода осуществляется следующим образом.

Предварительно сумматор обнуляется подачей сигнала на вход 12. После этого на входы 13 и f4 одновременно подается синхросигнал. На выходах вторых элементов ИЛИ-НЕ 6 разрядов сумматора устанавливаются высокие потенциалы, которые через элементы ИЛИ

7 подаются на счетные входы соответствующих триггеров 2 разрядов сумматора. После этого синхросигнал снимается с входов 13 и 14 сумматора.

На выходах вторых элементов ИЛИ-HE

6 разрядов сумматора устанавливаются низкие потенциалы, которые через элементы ИЛИ 7 на счетных входах триггеров 2 разрядов сумматора образуют задние фронты управляющих сигналов, которые переводят их в единичное состояние.. Принимаемый операнд подается на информационные входы

11д-11<, а синхроснгнал приема — на вход 14, В триггерах 2 устанавливается инверсия двоичного операнда.

Функция инвертирования содержимого сумматора осуществляется следующкм образом.

Синхросигнал подается на входы 13 и f4. На выходах первых элементов

ИЛИ-НЕ 5 или вторых элементов ИЛИ-НЕ

6„ что зависит от содержимого предыдущего разряда, устанавливаются высокие потенциалы, которые через элементы ИЛИ 7 подаются на счетные . входы триггеров 2 разрядов сумматора. После этого синхросигнгл снимается с входов 13 и 14. На счетных входах триггеров " разрядов сумматора образуются задние фронты управ1564616

Ляющих сигналов. В триггерах 2 разрядов сумматоров устанавливается инверсия кода содержимого. ф о р м у л а и з обретения

Составитель А. Клюев

Техред М. Дидик Корректор В. Кабащй, Редактор А. Огар

° о

Заказ 1160 Тираж 561 Подписное

1 НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

° о

Вроизводственно-издательский комбинат "Патент", r.Óæroðoä, ул. Гагарина, 101

Параллельный накапливающий сумматор, содержащий a k-и разряде (k =

1...п, n - разрядность числа) триггер, первый и второй элементы И, пер-.1р алый элемент ИЛИ-НЕ и элемент ИЛИ, фричем вход сброса сумматора соединен входами установки в "0" триггеров азрядов сумматора, прямые выходы коорых являются выходами соответстующих разрядов сумматора, выходы ервого и второго элементов И k-го азряда сумматора соединены с соот» етствующими входами элемента ИЛИ

-го разряда сумматора, информацион- 20

ый вход k-го разряда сумматора соеинен с первыми входами первого и торого элементов И k-го разряда умматора, инверсный выход триггера

-го разряда сумматора соединен с 25 торым входом первого элемента И

k+1)-го разряда сумматора, о т л иа ю шийся тем, что, с целью асширения функциональных возможносей за счет выполнения операций вы- 3р итания и инверсии операндов, он содержит в 1с-м разряде второй элемент

ИЛИ-НЕ, причем выходы первого и второго элементов ИЛИ, HE k-го разряда сумматора соединены соответственно с третьим и четвертым входами элемента HJIH k-го разряда сумматора, выход которого соединен со счетным входом триггера k-ro разряда сумматора, информационный вход k-го разряда сумматора соединен с первыми входами первого и второго элементов ИЛИ-НЕ

k-го разряда сумматора, с первого по . четвертый входы задания режима сумматора соединены с третьими входами, первых элементов И и с вторыми входамн вторых элементов И, первых элементов ИЛИ-НЕ и вторых элементов

ИЛИ-НЕ разрядов сумматора соответст-венно, второй вход первого элемента И

k-ro разряда сумматора соединен с третьим входом первого элемента ИЛИНЕ k-ro разряда сумматора, прямой выход триггера k-ro разряда сумматора соединен с третьими входами вторых элементов И и ИЛИ-НЕ (k+1)-го разряда сумматора, входы единичного и нулевого потенциалов сумматора соединены соответственно с вторым входом первого элемента И и с объединенными третьими входами вторых элементов И и ИЛИ-,НЕ первого разряда сумматора.