Устройство для кодирования и декодирования цифрового телевизионного сигнала

 

Изобретение относится к технике связи и вычислительной технике. Его использование в цифровых телевизионных системах с передачей или видеозаписью сигналов методом импульсно-кодовой модуляции позволяет повысить информативность устройства без снижения помехоустойчивости кодированного сигнала и без потери качества передаваемого изображения. Устройство содержит в кодере аналого-цифровой преобразователь 1, преобразователь 2 последовательного кода в параллельный, блок 3 суммирования по модулю два и преобразователь 7 параллельного кода в последовательный, в декодере - входной регистр, мультиплексор, блок сумирования по модулю два, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и цифроаналоговый преобразователь. Благодаря введению в кодер блока 4 мультиплексирования, генератора 5 псевдослучайной последовательности и дешифратора 6, а в декодергенератора псевдослучайной последовательности, мультиплексора, триггера и узла задержки обеспечивается размещение бита контроля четности на месте одного из младших разрядов по псевдослучайному закону. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

IlPN ГКНТ СССР (2!) 4363556/24-24 (22) 1 3 . .01 . 88 (46) 23.05.90. Бюл. М - 19 (72) В.Н. Табунов и С.А. Куликов (53) 621 . 397: 681 . 325 (088. 8) (56) Цифровое телевидение./Под ред.

М.И.Кривошеева.-М.: Связь, 1 980, с. 116.

Патент Великобритании В 1 51 6842, кл. Н 04 L 11//1100, 1975.

Патент ФРГ В 3334934, кл. Н 04 N 7/13, 1985. (54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ И ДЕКОДИРОВАНИЯ ЦИФРОВОГО ТЕЛЕВИЗИОННОГО

СИГНАЛА (57) Изобретение относится к технике связи и вычислительной технике. Его использование в цифровых телевизионных системах с передачей или видеозаписью сигналов методом импульснокодовой модуляции позволяет повысить информативность устройства без сни„„SU„156648 А 1 (g1)g H 03 И 7J30 Н 04 N 7/13

2 жения помехоустойчивости кодированного сигнала и без потери качества передаваемого изображения. Устройство содержит в кодере аналого-цифровой преобразователь 1, преобразователь

2 последовательного кода в параллельный, блок 3 суммирования по модулю два и преобразователь 7 параллельного кода в последовательный, в декодере — входной регистр, мультиплексор, блок суммирования по модулк1 два, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и цифроаналоговый преобразователь . Благодаря введению в кодер блока 4 мультиплексирования, генератора 5 псевдослучайной последовательности и дешифратора

6, а в декодер — генератора псевдослучайной последовательности, мультиплексора, триггера и узла задержки обеспечивается размещение бита контроля четности на месте одного из младших разрядов по псевдослучайному закону. 1 з п ф лы, 3 ил °

1566485

Изобретение относится к технике связи и вычислительной технике и может быть использовано в цифровых телевизионных системах с передачей или

5 видеозаписью сигналов методом импульс но-кодовой модуляции (ИКМ).

Целью изобрет ия является повышение информативности устройства без снижения помехоустойчивости кодированного сигнала и без потери качества передаваемого изображения.

На фиг. 1 и 2 приведены функциональные схемы соответственно кодера и декодера устройства, на фиг. 3 функциональная схема узла задержки.

Кодер устройства содержит аналогоцифровой преобразователь (АЦП) 1, преобразователь 2 последовательного кода в параллельный, блок 3 сумми- 20 рования по модулю два, блок 4 мультиплексирования, генератор 5 псевдослучайной последовательности, дешифратор 6 и преобразователь 7 параллель— ного кода в последовательный. На 25 фиг. 1 обозначены информационный вход 8, первый вход 9 дискретизации, тактовый вход 10, второй вход 11 дис— кретизации и вход 12 кадровой синхронизации. 30

Декодер ус тройс тв а (Фиг . 2) соде рв жит входной регистр 13, генератор 14 псевдослучайной последовательности, первый 15 и второй 16 мультиплексоры, блок 17 суммирования по модулю два, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18, триггер

19, узел 20 задержки и ци4роанало овый преобразователь (ЦАП) 21 . На фиг. 2 обозначены инФормационный 22 и тактовый 23 входы, первый 24 и вто- 40 рой 25 входы дискретизации, входы кадровой 26 и строчной 27 синхронизации.

АЦП I u IJPTl 21 могут быть, например, восьмиразрядными.

Преобразователи 2 и 7 представляют собой регистры сдвига с числом разрядов, необходимым для кодирования яркости группы элементов А, В, С,..., передаваемого изображения. Число элементов А, В, С,... в группе равно 1 6, число двоичных разрядов для кодирования яркости одного элемента и = 8.

Поэтому число разрядов регистров (преобразователей) 2 и 7 равно 128.

Блок 4 мультиплексирования представляет собой К (1 K б 16) двухвходовых мулътиплексоров, первые инФормационные и управляющие входы которых являются одноименными входами блока, а вторые информационные входы всех двухвходовых мультиплексоров объединены и являются вторым информационным входом блока.

Генераторы 5 и 14 псевдослучайной последовательности (ПСП) содержат счетчик импульсов, счетный вход и вход обнуления которого являются соответственно тактовым входом и входом кадровой синхронизациии генератора, а выходы счетчика соединены с входами преобразователя кодов, выполненном на ППЗУ, выходы которого являются выходами генератора. ППЗУ в обоих генераторах 5 и 14 запрограммированы одинаково и обеспечивают на своих выходах Формирование случайной последовательности чисел, например 1-16.

Узел 20 задержки (Фиг.3) содержит триггер 28, счетчик 29 импульсов, элемент НЕ 30, первый 31 и второй 32 блоки оперативной памяти и мультиллексор 33 . На фиг . 3 обозначены информационный 34 и тактовый 35 входы и вход 36 синхронизации.

В устройстве реализуется следующий алгоритм работы.

В кодере цифровой поток с выхода

АЦП разбивается на группы кодовых слов, соответствующих отсчетам видеосигнала изображения. Эти отсчеты называются элементами А,В.С,... группы.

Поскольку интервал межэлементной корреляции составляет 16 элементов, группа содержит именно 1 6 элементов, чтобы свести к минимуму отличие соседних участков изображения.

Затем по каждой группе элементов

А.В,С,... вычисляется бит контроля четности путем суммирования по модулю два старших разрядов всех элементов группы (количество защищаемых разрядов зависит от требований к качеству декодированных изображений) . Значение вычисленного бита контроля четности присваивается младшему разряду одного из элементов группы, номер которого определяется состоянием генератора псевдослучайной последовательности, т.е. бит контроля четности не добавляется к цифровому потоку, а размещается на месте одного иэ психофизиологически избыточных младших разрядов, выбираемых случайно.

В декодере (o принятым значениям

А,В,С,... вычисляется бит контроля четности также путем < уммирования

1566485

20 по модулю два старших разрядов всех элементов группы. Вычисленное значение бита контроля четности сравнива— ется с принятым значением. Если они не равны, т.е. группа элементов поражена помехой, то происходит замена искаженной группы на соответствующую группу из предыдущей строки. Правиль— ный выбор принимаемого бита контроля четности обеспечивается полной идентичностью и жесткой синхронизацией генераторов псевдослучайной последовательности кодера и декодера.

Устройство работаеч следующим образом.

В кодере видеосигнал в цифровом виде в последовательном коде с выхода АЦП 1 поступает на преобразователь

2, в который вписывается тактовой частотой F . Выходы разрядов преобразователя 2, соответствующие определенному числу старших разрядов элементов А,В,С,... (число защищаемых разрядов определяется исходя из требований к субъективному качеству декодированных изображений), поступают на входы блока 3 суммирования по модулю два, вычисляющего значения бита контроля четности. Выходы разрядов преобразователя 2, соответствующие младшим разрядам элементов А,В, С,..., поступают на первые входы блока 4 мультиплексирования. Кроме того, выходы всех разрядов преобразователя 2, за исключением самых младших разрядов, поступают на соответствующие входы преобразователя 7.

Когда в преобразователь 2 целиком вписана очередная группа элементов

А,В,С,..., на выходе блока 3 — значение бита контроля четности, вычисленное для данной группы элементов, Это значение поступит на второй вход блока 4, где произойдет присваивание младшему разряду одного иэ элементов

А,В,С,... значения бита контроля четности. Остальные младшие разряды пройдут на выходы блока 4 без изменений.

Замешивание бита контроля четности на место одного иэ младших разрядов осуществляется следующим образом.

Выходы генератора 5 псевдослучайной последовательности соединены с входом дешифратора 6. При значении двоичного числа на входах дешифратора 6, соответствующего значению десятичного числа К (1 6 К 16), на К-м выходе

55 дешифратора 6 появится уровень логи— ческой единицы. Этот уровень переклк = чит К-й двухвходовой мультиплексор блока 4 так, что на его выход поступит сигнал с блока 3 суммирования по модулю два, т.е. бит контроля четности, который запишется в соответствующий разряд преобразователя 7 вместо младшего разряда соответствующего элемента А,В,С,... группы.

Таким образом, значения младших разрядов всех элементов А,В,С,... проходят с выходов преобразователя

2 на входы преобразователя 7 без изменений, за исключением младшего разряда того элемента, номер которого в группе А,В,С,... определяется генератором 5 псевдослучайной последовательности. Для того, чтобы на изображении не оказалось возможности появления ложных контуров в виде сплошных или прерывистых вертикальных линий на равнояркостных участках, период счета счетчика в генераторе 5 не должен быть равен периоду частоты строк телевизионной развертки и не кратен ему. Поскольку для правильной работы устройства необходима точная синхронизация генераторов 5 и 1 4, ее можно осуществить, устанавливая счетчики этих генераторов в исходное состояние кадровым синхронизирующим импульсом с входов 12 и 26.

Вписывание информации в преобразователь 7 осуществляется с входа 11 частотой дискретизации F, поделенной на 1 6, т.е. частотой следования группы А,В,С,.... Вывод информации из преобразователя 7 осуществляется тактовой частотой Г

В декодере входной цифровой поток поступает на регистр l 3, который представляет собой сдвиговьп регистр с числом разрядов 128. Выходы разрядов регистра 1 3, соответствующие защищаемьм разрядам группы элементов, подаются на входы блока 17 суммирования по модулю два, который осуществляет вычисление бита контроля четности.

Выходы регистра 13, соответствующие младшим разрядам элементов А,В, С,..., поступают на входы второго мультиплексора 16, на управляющие входы которого подаются сигналы с выходов генератора 14 псевдослучайной последовательности. В момент, когда в регистр

13 целиком впишется группа А,В,С„... на выходе блока 17 — значение бита

1566485

20 контроля четности, вычисленное по при.— нятым элементам, а на выходе второго муль типлек сора 1 6 — значение бита контроля четности, вычисленное в коде5 ре. Эти два значения сравниваются на элементе ИСКЛЮЧАРЩЕЕ ИЛИ 18, на выходе которого в случае равенства входных сигналов — значение логического нуля, а в противном случае значение логической единицы. Сигнал с выхода элемента 18 запоминается в триггере 19 на период частоты F3/16 и подается на управляющий вход первого мультиплексора 15. На одни информационные входы первого мультиплексора 15 подается сигнал с выходов узла 20 задержки (на строку), а на другие информационные входы — сигнал с последовательных выходов регистра 13. При наличии на управляющем входе первого мультиплексора 15 уровня логического нуля (т.е. при равенстве принятого и вычисленного битов контроля четности) на его выходы проходит сигнал с выходов регистра

13, а в случае наличия на управляющем входе уровня логической единицы— сигнал с выходов узла 20 задержки.

Сигнал с выходов первого мультиплексора 15 поступает на ЦАП 21, на выходе которого формируется сигнал изображения.

Узел 20 задержки работает следующим образом.

Триггер 28 осуществляет деление на две частоты F строк. Сигнал с его выхода поступает на управляющий вход (запись-чтение) первого блока 31, управляющий вход мультиплексора 33 и через элемент НЕ 30 на управляющий вход (запись -чтение) второго блока

32. Таким образом, осуществляются попеременная з пись-чтение в блоки

31 и 32 и прохождение на выходы узла 45

20 задержки сигнала либо с первого

31, либо с второ. о 32 блоков, тем самым осуществляе я задержка на строку. На выходах узл. 20 задержки сигнал от каждой строки появляется лишь после того, как она целиком запишется в блок оперативной памяти, формирование адресов записи в блоки 31 и

32 осуществляется счетчик,.ч 29, который считает частоту Р, и . "танавливается частотой строк F (с."рочным синхронизирующим импульсом).

Таким образом, в устройств обеспечивается повышение информатик ости без снижения помехоустойчивости и без ухудшения качества декодируемых изображений .

Форм улан зобретени я

1 . Устройство для кодирования и декодирования цифрового телевизионного сигнала, состоящее из кодера и декодера, кодер содержит аналого.-цифровой преобразователь, информационный вход которого является информационным входом устройства, а выход соединен с информационными входами преобразователя последовательного кода в паралелльный, выходы старших разрядов которого подключены к первым инфор— мационным входам преобразователя параллельного кода в последовательный и к входам блока суммирования по модулю два, выходы остальных разрядов преобразователя последовательного кода в параллельный, кроме младших, соединены с вторыми информационными входами преобразователя параллельного кода в последовательный, выходы которого являются выходами кодера, декодер содержит входной регистр, инФормационные входы которого являются информационными входами декодера, параллельные выходы входного регистра соединены с входами блока суммирования по модулю два, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, последовательные выходы входного регистра подключены к первым информационным входам первого мультиплексора, выходы которого сое— динены с информационными входами цифроаналогового преобразователя, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения информативности устройства без снижения помехоустойчивости кодированного сигнала и без потери качества передаваемого изображения, в кодер введены блок мультиплексирования, дешифратор и генератор псевдослучайной последовательности, вход синхронизации которого является входом кадровой синхронизации кодера, выходы генератора псевдослучайной последовательности соединены с входами дешифратора, выходы которого, выходы младших разрядов преобразователя последовательного кода в параллельный и выход блока суммирования по модулю два подключены соответственно к адресным, первым информационным и вто1 566485 рому информационному входам блока мультиплексирования, выходы которого соединены с третъими информационными входами преобразователя параллельного

5 кода в последовательный, тактовый вход которого объединен с тактовыми входами преобразователя последовательного кода в параллельный и аналогоцифрового преобразователя и является тактовым входом кодера, вход дискретизации аналого-цифрового преобразователя является первым входом дискретизации кодера, тактовый вход генера— тора псевдослучайной последовательно- 15 сти объединен с входом разрешения записи преобразователя параллельного кода в последовательный и является вторым входом дискретизации кодера, в декодер введены второй мультиплек- 2О сор, триггер, узел задержки и генератор псевдослучайной последовательности, вход синхронизации которого является входом кадровой синхронизации декодера, выходы генератора псев- 25 дослучайной последовательности соединены с управляющими входами второго мультиплексора, информационные входы которого подключены к параллельным выходам входного регистра, тактовый 3Q вход которого объединен с тактовыми входами узла задержки и цифроаналогового преобразователя и является тактовым входом декодера, вход синхрононизации узла задеРжки является входом 35 строчной синхронизации декодера, ин— формационные входы и выходы узла задержки подключены соответственно к последовательным выходам входного регистра и вторым информационным входам 4g первого мультиплексора, вход дискретиэации цифроаналогового преобраэоватЕля является первым входом дискретизации декодера, Bbtxopbl блока суммирования по модулю два и второго мультиплексора соединены с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подклк1чен к информационному входу триггера, тактовый вход которого объединен с тактовым входом генератора псевдослучайной последовательности и является вторым входом дискретизации декодера, выход триггера соединен с управляющим входом первого мультиплексора.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что узел задеря ки содержит первый и второй блоки оперативной памяти>мультиплексор, элемент НЕ, счетчик импульсов и триггер, вход которого объединен с вхо- . дом обнуления счетчика импульсов и является тактовым входом узла, выход триггера подключен к управляющнм входам мультиплексора и первого блока оперативной памяти и входу элемента

НЕ, выход которого соединен с управляющим входом второго блока оперативной памяти, выходы счетчика импульсов подключены к адресным входам блоков оперативной памяти, инФормационные входы которых соответственно объединены и являются информационными входами узла, вход обнуления счетчика импульсов является входом синхронизации узла, выходы блоков оперативной памяти соединены с соответствующими информационными входами мультиплексора, выходы которого являктся выходами узла.

1566485

Составитль О. Ревинский

Техред М.Ходанич Корректор Н.Ревская

Редактор И. Шулла

Заказ 1228 Тирая 662 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101