Устройство для сопряжения двух процессоров с общей памятью

 

Изобретение относится к вычислительной технике и может быть использовано при построении многопроцессорных систем с асинхронным обращением нескольких процессоров к общей памяти. Целью изобретения является повышение надежности за счет обеспечения разделения во времени запросов от двух процессоров к общей памяти. Устройство содержит два дешифратора адреса, два дешифратора сегмента, два регистра номера массива, два коммутатора, четыре приемопередатчика, шифратор, узел синхронизации, четыре триггера, шесть элементов И, два элемента И-НЕ, четыре элемента НЕ, элемент ИЛИ. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСИИХ

РЕСПУБЛИК (51) 5 О 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯЦ

ПРИ ГКНТ СССР (21) 4474190/24-24 (гг) 15.08.88 (46) 07.06.90. Бюл. и 21 (72) П.И.Клейнер, А.С.Кицис,.

В.И.Латышев и В.Ф.Тараев (53) 681.325 (088.8) (56) Авторское свидетельство СССР

М 1171801 кл. G 06 F 13/00, 1984

Авторское свидетельство СССР

11 1319039, кл. G 06 F 13/00, 1985, (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

ПРОЦЕССОРОВ С ОБЩЕЙ ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть испольИзобретение относится к вычислительной технике и может быть использовано при построении многопроцессорных систем с асинхронным обращением нескольких процессоров к общей памяти.

Цель изобретения - повышение надежности за счет обеспечения разделения во времени запросов от двух процессоров к общей памяти.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 - узел синхронизации; на фиг. 3 - схема пер" вого коммутатора и шифратора; на фиг. 4 - временная диаграмма работы устройства совместно с процессорами.

Устройство l содержит (фиг. 1) дешифраторы,2 и 3 сегмента, дешифраторы 4 и 5 адреса, триггеры 6 и 7, элементы И 8 и 9, регистры 10 и 11 номера массива, приемопередатчики 12-14, „.SU 156 40 А1 зовано при построении многопроцессорных систем с асинхронным обращением

, 1 нескольких процессоров к общей памяти, Целью изобретения является повышение надежности за счет обеспечения разделения во времени запросов от двух процессоров к общей памяти.

Устройство содержит два дешифратора адреса, два дешифратора сегмента, два регистра номера массива, два коммутатора, четыре приемопередатчика, шифратор, узел синхронизации, четыре триггера, шесть элементов И, два элемента И-НЕ, четыре элемента НЕ, элемент ИЛИ. 4 ил. коммутатор 15, приемопередатчик 1б, шифратор 17, коммутатор 18, узел 19 синхронизации, элементы И-НЕ 20 и 21, элементы И 22 и 23, триггеры 24 и 25, элементы НЕ 26-29, элементы И 30 и

31, элемент ИЛИ 32. Кроме того, на фиг. 1 обозначены процессоры 33 и 34 и общая память 35, состоящая из ряда блоков 36 памяти, Узел 19 синхронизации содержит (фиг.2) мультиплексор 37, элемент

HE 38, генератор 39 импульсов, триггеры 40-43.

Коммутатор 15 (фиг.3) состоит из мультиплексоров 44 и 45, которые имеют три состояния выхода.

Шифратор 17 содержит (фиг.3) элементы И 46 и ИЛИ 47.

В области адресного пространства каждого из процессоров выделяется зона ("окно"), при обращении к кото569840 рой он имеет доступ к многоблочной памяти 35. Все адресные пространства памяти 35 разбито на сегменты, размер которых соответствует размеру адресного пространства "окна (размер

"окна" в каждом конкретном случае может быть различным), Каждому сегменту соответствуют равные по объему блоки

36 памлти входы/выходы которых запараллелены и образуют входы/выходы многоблочной памяти 35. Номер блока

36 памяти, к которому осуществляетсл обращение, фиксируется соответственно в регистрах 10 и 11 номера массива.

В исходном состоянии триггеры 24 и 25 устройства l, а также триггеры

40 и 41 узла 19 синхронизации нахо-дятся s нулевом состоянии, При этом на адресных входах мультиплексора 37 установлен код "00", разрешая тем самым прохождение прямой и инверсной частоты генератора 39 на установочные входы триггеров 42 и 43. Таким обра- 25 зом, триггеры 42 и 43 находятся также в нулевом состоянии. Приемопередатчики 12-14 и 16 закрыты и их выходы находятся в третьем состоянии, Так как триггеры 40 и 41 узла 19 синхронизации находятся в нулевом состоянии, нулевые уровни на ее выходах разрешения (РЗ1, РЗ?) через элемент

ИЛИ 32 запоещают прохождение сигналов управления процессоров 33 и 34 Uåðå3

35 коммутатор 18 в память. 35.

Перед началом обмена процессоров с памятью каждому из процессоров необходимо установить в соответствующем регистре 10(11) номера массива номер требуемого блока 36 памяти.

Для этого процессор, например процессор 33, выставляет на магистраль адрес/данные (АЦ1) адрес регистра !О номера массива. Дешифратор 4 адреса дешифрирует адрес, установленный на его входах, и выдает на выходе единичный сигнал. После этого процессор выдает, сигнал "Синхронизация адреса" (СИА1), который через элемент НЕ 28

1 50 устанавливает триггер б в единичное состояние. Затем процессор 33 снимает с магистрали АД1 адрес и устанавливает на ней данные, которые фиксируются в регистре 10 номера массива при поступлении на его вход записи через открытый элемент И 8 управляющего сигнала "Запись" (ЗП1) процессора 33.

Если в устройство поступает управпяющий сигнал процессора 33 "Чтение" (ЧТ1), единичный сигнал с выхода элемента И 22 поступает на разрешающий вход приемопередатчика 12, разрешал тем самым прохождение информации, записанной в регистре 10 номера массива, на магистраль Alll процессора 33.

При снятии процессором 33 с магистрали АД1 адреса на выходе дешифратора 4 устанавливается нулевой потенциал, поэтому в следующем цикле рабэты процессора 33 с магистралью АЯ! сиг" нал СИА1 через элемент НЕ 28 устанав-. ливает триггер 6 в нулевое состояние.

Аналогичным образом осуществляетсл обращение второго процессора 34 к регистру 11 номера массива. При этом доступ проц=ссоров к регистрам номера массива возможен в произвольные моменты времени независимо друг от друга, После установки номеров блоков памлти на регистрах 11 и 12 номера массива устройства 1 процессоры 33 и 34 могут обратиться к любой из ячеек, заданных блоков 36 памяти.

Обращение процессоров к ячейкам памяти 35 осуществляетсл следующим образом. При поступлении сигнала запроса (ЗПР) на обмен с памятью, например, от первого процессора 33 импульс частоты с первого выхода мультиплексора 37 в узле 19 синхронизации устанавливает триггер 40 в единичное состояние. Установкой единичного потенциала на выходе Р31 узла

19 синхронизации устройство 1 обеспечивает монойольное использование памяти 35 первым процессором 33. При этом на вход разрешения коммутатора

18 с выхода элемента ИЛИ 32 поступает единичный потенциал, а на его адресный вход — нулевой потенциал с выхода РЗ2 узла 19 синхронизации.

Коммутатор 18 разрешает прохождение сигналов управления первого процессора 33 а память 35. При изменении потенциала выхода триггера 40 с нулевого на единичный, триггер 42 устанавливаетсл в единичное состояние, а на адресных входах мультиплексора 37 устанавливается код "01". Тем .самым .разрешается прохождение сигнала синхронизации адреса СИА1 на синхровход триггера 40, а на синхровход триггера 41 — нулевого уровня с шины "Земля", Появление на входе процессора

5 1569840 б

33 сигнала разрешения обмена (Р01) са на выходе триггера 24 соответствупоэволяет процессору продолжать про- ет длительности фазы выдачи адреса цедуру обмена с памятью 35. Процес- процессора 33, В результате устройсор 33 снимает сигнал запроса (ЗПР1) ство 1 заменяет старшие разряды ад5 и выставляет на магистрали АД1 адрес, реса процессора, поступающие на вход старшие разряды которого указывают памяти 35, на содержимое регистра 10 область памяти сегмента "окна" в ад- номера массива, которое изменяется ресном пространстве процессора 33, процессором 33 программно. Это дает а младшие разряды указывают на адрес 10 возможность увеличить число адресных ячейки памяти внутри блока 36 памя- разрядов и соответственно количество ти. После установки на магистрали блоков памяти в памяти 35.

АД1 адреса процессор 33 выдает в После, снятия адреса процессор 33 устройство. 1 сигнал CHAL нулевого устанавливает необходимую информацию уровня. В узле 19 синхронизации сиг- lg на магистраль АЦ! и подает сигнал нал СИА1 через мультиплексор 37 уста- ЗП1 на соответствующий вход управленавливает триггер 42 в исходное нуле- ния устройства 1, На выходах шифратовое состояние, снимая тем самым сиг- ра 17 к этому моменту времени устанал разрешения обмена РО! с соответ- новлен такой код, при котором старшие ствующего управляющего входа процес- 20 и младшие разряды магистрали АД! чесора 33. Дешифратор 2 сегмента, кото- реэ коммутатор 15 подключены к входу/ рому соответствует установленный ад- /выходу устройства 1 для подключения рес на старших разрядах магистрали адрес/данных памяти 35. По сигналу

АЦ1, выдает единичный сигнал на вход ЗП1, поступающему через открытый комэлемента И HE 20, Так как на выходе 25 мутатор 18, информация, установленузла 19 синхронизации установлен сиг- ная на выходах коммутатора 15, запинал разрешения РЗ1 единичного уровня, сывается в память 35. При чтении про" элемент И-HE 20 открывается и на его цессором 33 информации из памяти 35 выходе формируется импульс (фиг.4), процессор выдает сигнал ЧТ1, который снимаемый при поступлении, сигнала 30 через коммутатор !8 поступает на соСИА1 процессора 33 в начале процеду- ответствующий управляющий вход памяры обмена с памятью 35. При этом ти 35, на вход разрешения коммутатотриггер 24 устанавливается в единич- ра 15 и через открытый элемент И 30 ное состояние. на разрешающий вход приемопередатчиНа выходе шифратора 17 формируется ка 14, Память 35 выставляет нэ магикод адреса коммутатора 15 (фиг.3), страль адрес/данные информацию, котопри котором информация с выходов ре- рую процессор 33 считывает через от ( гистра 10 номера массива поступает крытый приемопередатчик 14. Коммутана старшие разряды входов/выходов тор 15 при этом закрыт и его выходы устройства 1 для подключения адрес/ 40 находятся в третьем состоянии.

/данных памяти 35, на младшие разряды По окончании процедуры обмена перкоторых поступают соответствующие вого процессора 33 с памятью 35 сигмладшие разряды магистрали АД1 про- нал СИА1, поступающий в узле 19 синцессора 33. При снятии процессором хронизации через мультиплексор 37

33 с магистрали ЯЦ1 адреса выходной 4g на синхровход триггера 40, сбрасывасигнал дешифратора 2 сегмента изменя- ет его в исходное нулевое состояние, ется с единичного на нулевой и триг- Сигнал разрешения Р31.на выходе узла гер 24 через элемент НЕ 26 установит- 19 синхронизации изменится с единичся в исходное нулевое состояние, На ного в нулевое. При этом коммутатор выходе шифратора 17 формируется код gp 18 будет закрыт нулевым потенциалом адреса коммутатора 15, при котором с выхода элемента ИЛИ 32. Прохождеинформация со всех разрядов магистра- ние сигналов управления процессоров ли ЯД1 поступает на соответствующие 33 и 34 через коммутатор 18 на вх6ды разряды входов/выходов устройства 1 памяти будет запрещено. Аналогичным для подключения адрес/данных памяти 35.у образом происходит обмен второго проТаким образом, триггер 24 служит цессора 34 с памятью 35. для формирования импульса, испольэуе- При поступлении от второго процесмого для управления через шифратор 17 сора 34 сигнала запроса 3ПР2 до оконкоммутатором 15. Длительность импуль- чания процедуры обмена первого про156984 0

«ессора 33 с памятью 35 сигнал раз- решения РЗ2 на выходе узла 19 синхронизации не будет сформирован и дальнейшая работа процессора 34 будет приостановлена. После возврата триг5 гера 40 (фиг,2) в исходное нулевое состояние первый импульс частоты генератора импульсов 39, скоммутированный мультиплексором37 на синхровход триггера 41, перебросит его в единичное состояние, разрешая процессору

34 доступ к памяти 35. При получении процессором 34 сигнала разрешения об,мена Р02 он начинает аналогично первому процессору выполнять процедуру обмена с памятью 35, Так как генератор импульсов 39 в узле 19 синхронизации подключен к первому входу первой группы входов мультиплексора 37 через элемент НЕ

38, импульсы частоты поступают на

: синхровходы триггеров 40 и 41 со сдвигом на полпериода. Это позволяет исключить воэможность одновремен- 25 ного подключения процессоров 33 и 34 к общей памяти 35, При совпадении во времени запросов ЗПР1, ЗПР2 двух процессоров устройство 1 сопряжения обеспечивает их последовательное обращение к памяти 35 на время одного цикла записи или чтения. Таким образом, асинхронно поступающие от первого 33 и второго 34 процессоров запросы на обращение к памяти будут обслуживаться последовательно, по очередности поступления без назйачения приоритета одному из процессоров, Формула изобретения 40

Устройство для сопряжения двух процессоров с общей памятью, содержащее четыре приемопередатчика, первый дешифратор сегмента, первый дешифратор адреса, первый коммутатор, первый. триггер, два элемента И, первый регистр номера массива, причем группа информационных входов первого дешифратора сегмента соединена с группой информационных входов первого дешифратора адреса, с группок информационных входов первого регистра номера массива, с. первой группой информационных входов первого коммутатора, с

55 группами информационных выходов перcoro и второго приемопередатчиков и образует группу входов-выходов устройства для подключения к группе входов-выходов адреса данных первого процессора, при этом выход первого дешифратора сегмента соединен с разрешающим входом первого дешифратора адреса, выход которого соединен с информационным входом первого триггера, выход которого соединен с первыми входами первого и второго элементов

И, группа информационных выходов первого регистра номера массива соединена с группой информационных входов первого приемопередатчика, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности за счет обеспечения разделения во времени запросов от двух процессоров к общей памяти, в устройство введены узел синхронизации, шифратор, второй коммутатор, второй дешифратор сегмента, второй дешифратор адреса, второй регистр номера массива, три триггера, четыре элемента И, два элемента И-НЕ, элемент ИЛИ, четыре элемента НЕ, причем группа информационных входов второго дешифратора сегмента соединена с груп. пой информационных входов второго де" шифратора адреса, с группой информационных входов второго регистра номера массива, с второй группой информационных входов первого коммутатора, с группами информационных выходов третьего и четвертого приемопередатчиков и образует группу входов-etv

1569840 обмена первого процессора, второй разрешающий вход и второй синхровыход узла синхронизации являются входом и выходом устройства для подключения соответственно к выходу запроса и к входу разрешения обмена второго процессора, вход второго элемента HE соединен с вторым синхровходом узла синхронизации, с первым входом второго Io элемента И-НЕ, с четвертым информационным входом BToDof o коммутатора и является входом устройства для подключения к синхровыходу второго процессора, первый вход четвертого элемента И соединен с первым входом пятого элемента И, с пятым информационным входом второго коммутатора и является входом устройства для подключения к выходу чтения второго процес- рд сора, первый вход шестого элемента

И соединен с шестым информационным входом второго коммутатора и является входом устройства для подключения к выходу записи второго процессора, 25 группа информационных выходов первого коммутатора соединена с группами информационных входов второго и четвертого приемопередатчиков.и образует группу входов-выходов устройства для подключения к группе входов-выходов адреса данных общей памяти, первый, второй и третий информационные выходы второго коммутатора являются выходами устройства для подключения

35 соответственно к синхровходу, входам чтения и записи общей памяти, при этом выход второго дешифратора сегмента соединен с разрешающим входом второго дешифратора адреса, с вторым 40 входом второго элемента И-HE и с входом третьего элемента НЕ; выход кото- рого соединен с синхровходом второго триггера, выход которого соединен с первым информационным входом шифратора, выход которого соединен с адресным входом первого коммутатора, третья группа информационных входов которого соединена с группой информационных выходов первого регистра номера массива, вход записи которого соединен с выходом первого элемента

М, разрешающий вход второго приемоперЕдатчика соединен с выходом третьего элеменэа И, второй вход которого соединен с третьим синхровыходом узла синхронизац,:и, с вторым входом первого элемента И-НЕ, с вторым инФормационным входом шифратора, с rlepвым входом элемента ИЛИ, выход кото" рого соединен с разрешающим входом второго коммутатора, адресный вход которого соединен с вторым входом элемента ИЛИ, с вторым входом пятого элемента И, с четвертым синхровыходом узла синхронизации, с третьим входом второго элемента И-НЕ, с третьим информационным входом шифратора, четвертый информационный вход которого соединен с выходом третьего триггера, единичный вход которого coc äèíåí с выходом первого элемента l)-НЕ, третий вход которого соединен с выходом первого дешифра гора сегмента 11 с Вхо» дом четвертого элемента НЕ, выход ко торого соединен с сннхровходом треть" его триггера, четвертая группа информационных входов первого комэлутатора соединена с группой информационных выходов второго регистра номера массигза и с групгэой инфорглационных входов третьего приемопереда- чика, разрешающий вход которого соединен с выходом четвертого элемента И, второй вход которого соединен с вторым входом шестого элемента И и с выходом четвертого триггера, синхровход и информационный вход которого соединены соответственно с Bblxoäàìè второго элемента НЕ и второго дешифратора адреса, выход шестого элемента

И соединен с входом записи второго регистра номера массива, выход пятого элемента И соединен с разрешающим входом четвертого приемопередатчика, выход второго элемента И - с разрешающим входом первого приемопередатчика, выход второго элемента И"НЕ соединен с единичным входом второго триггера, разрешающий вход первого коммутатора соединен с вторым информационным выходом второго коммутатора, выход первого элемента НЕ соединен с синхровходом первого триггера, информационные входы второго и третьего триггеров подключены к шине нулевого потенциала устройства.

1 569840

l7bz. f

08, 1569840 (ра 4

Составитель С, Пестмал

Техред M.яндык

Редактор Л,Зайцева

Корректор О.Кравцова

Заказ 1450 Тираж 569 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва; Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, уя ° Гагарина, 101