Параллельно-последовательный аналого-цифровой преобразователь

 

Изобретение относится к измерительной технике и может быть использовано в системах ввода аналоговых данных устройств цифровой обработки сигналов. Изобретение позволяет повысить быстродействие. Это достигается тем, что преобразователь содержит масштабирующие операционные усилители 2, 4, 6, аналого-цифровые преобразователи 1, 3, 5, 7, цифроаналоговые преобразователи 8, 9, 10, мультиплексор 11, блок 14 формирования кодов, блок 13 управления, парафазный генератор 12 и сумматор 15. Преобразователь осуществляет преобразования входного аналогового сигнала в последовательный знакоразрядный код по параллельно-последовательному алгоритму с коррекцией результата. При этом совмещаются во времени процедуры кодирования и чтения данных за счет свойства знакоразрядных кодов осуществлять алгебраическое сложение старшими разрядами вперед. Сочетание процедур кодирования и чтения во времени позволяет сократить в 1,5 раза время обращения к аналого-цифровому преобразователю при одноразовом кодировании. 2 з.п. ф-лы, 4 ил.

А1

СОЮЗ СОВЕТСКИХ

СОЯИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1569983 (@ Н 03 M 1/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHSIM

ПРИ ГКНТ СССР (21) 4460860!24-24 (22) 15.07.88 (46) 07.06.90. Бюл. Н - 21 (71) таганрогский радиотехнический институт им. В.Д. Калмыкова (72) В.В. Клименко и Б.N. Страцкий (53) 681.325(088.8) (56) Авторское свидетельство СССР

И- 899046, кл. Н 03 М 1/14, 1980.

Бахтияров Г.Д. Аналого-цифровые преобразователи. — N.: Советское радио, 1980, с. 200, рис. 7.24. (54) ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к измерительной технике и может быть использовано в системах ввода аналоговых данных устройств цифровой обработки сигналов. Изобретение. позволяет повысить быстродействие. Это достигается тем, что преобразователь содержит

2 масштабнрующие операционные усилители.

2, 4, 6, аналого-цифровые преобразователи 1, 3, 5, 7, цифроаналоговые преобразователи 8, 9, 10, мультиплексор

11, блок 14 формирования кодов, блок

13 управления, парафазный генератор

12 и сумматор 15. Преобразователь о-.. ществляет преобразования входного аналогового сигнала в последовательный знакоразрядный код по параллельно-пос-ледовательному алгоритму с коррекцией результата, При этом совмещаются во времени процедуры кодирования и чтения данных за счет свойства знакоразрядных кодов осуществлять алгебраическое сложение старшими разрядами вперед. Сочетание процедур кодирования

Ю и чтения во времени позволяет сократить в 1,5 раза время обращения к аналого-цифровому преобразователю при од- (,, норазовом кодировании. 2 з.п. ф-лы, 4 ил.

1569983

Изобретение относится к измери-! тельной технике и может быть использовано в системах ввода аналоговых данных устройств цифровой обработки сигналов.

Целью изобретения является повышение быстродействия.

На фиг, 1 приведена функциональная схема преобразователя; на фиг. 2— функциональная схема блока формирования кодов; на фиг. 3 — функциональная схеМа блока управления; на фиг. 4 — временные диаграммы работы преобразователя. I5

Преобразователь (фиг. 1) содержит аналого-цифровой преобразователь 1,,.асштабирующий операционный усилитель

2„ аналого-цифровой преобразователь 3, масштабирующий операционный усилитель 20

4, аналого-цифровой преобразователь 5, масштабирующий операционный усилитель .6, аналого-цифровой преобразователь 7, цифроаналоговые преобразователи 8—

IO, мультиплексор 11, парафазный гене-25 ратор 12, блок 13 управления, блок 14 формирования кодов, сумматор 15 последовательных знакоразрядных кодов.

Блок формирования кодов (фиг. 2) содержит регистры 16 и 17 сдвига, 30 триггер 18, элементы И 19 — 22 элементы ИЛИ 23 — 26, триггер 27, Блок управления (фиг. 3) имеет выходы 28 — 32, выходы 33 — 35, выходы

36 — 42 и содержит счетчики 43 и 44, триггер 45, постоянные запоминающие устройства (ПЗУ) 46 и 47, одновибратор 48, регистры 49 и 50, инверторы

51 и 52, элементы И 53 — 61.

Последовательно-параллельный ана40 лого-цифровой преобразователь с последовательным выходом в знакоразрядном коде работает следующим образом.

Аналоговый сигнал поступает на вход первого масштабирующего операци- 4> онного усилителя 2 и первого аналогоцифрового преобразователя 1. По сигналу "Запуск", поступающему на третий вход блока 13, последний на выходе 29 формирует управляющий сигнал, который поступает на управляющий вход первого аналого-цифрового преобразователя

1 (фиг. 4)„ На выходе 40 блока 3 формируется спаренный импульс из сдвинутой на 90 синхросерии, поступающей на первый вход блока 13 с парафазного генератора 12. По первому из поступивших на управляющий вход аналого-цифрового преобразователя 1 импульсу последний осуществляет кодирование входного аналогового сигнала, а по второму осуществляется запись результата кодирования в выходной регистр аналого-цифрового преобразователя.

Код с выхода аналого-цифрового преобразователя 7 через мультиплексор 11 по сигналу с выхода 36 блока 13 записывается в регистр 17 и устанавливает триггер 27 в положение, соответствующее знаку результата блока 14.

Мультиплексор 11 управляется по выходам 28 с блока 13. Одновременно код с выхода аналого-цифрового преобразо-, вателя 1 поступает на вход цифро-аналогового преобразователя 8, который осуществляет обратное преобразование полученного результата в аналоговую величину. Аналоговый эквивалент первого такта преобразователя с выхода цифроаналогового преобразователя 8 поступает на вычитающий вход масштабирующего операционного усилителя 2.

Разрешающая способность аналогоцифровых преобразователей 1,3, 5 и 7, выраженная в битах, составляет часть разрешающей способности всего параллельно-последовательного аналого-цифрового преобразователя. Кроме. того, если считать, что погрешность аналогоцифрового преобразователя каждой иэ ступеней не превышает половины младшего разряда, то входной сигнал каждой последующей ступени преобразователя масштабируется с помощью масштабирующих операционных усилителей так, что допускается погрешность в три кванта соответствующей ступени преобразования, т.е. шкалы ступеней имеют перекрытие по диапазону, что дает возможность скомпенсировать динамическую ошибку первого рода и статическую ошибку цепи обратной связи.

Так на выходе масштабирующего усилителя 2 формируется разностный сигнал, который состоит из ошибки дискретизации первой ступени преобразования, из динамической ошибки первого р;:да и из статической ошибки преобразователя, цепи обратной связи и вычитающего узла. Этот сигнал масштабирующнм операционным усилителем 2 приводится к диапазону входных сигналов второй ступени преобразования, которая состоит из аналого-цифрового преобразователя 3, масштабирующего операционного усилителя 4 и цифроаналогового преобразователя 8.

1569983

Управление вторым аналого-цифровым преобразователем 3 осуществляется с выхода 30 блока 13. Работа второй ступени преобразования происходит анало5 гично первой ступени, но в этом случае результат преобразования через мультиплексор 11 записывается в регистр 16 и триггер 18 по,сигналу с выхода 37 блока 13.

Третья ступень преобразования состоит .из масштабирующего операционного усилителя 6, аналого-цифрового преобразователя 5 и цифро-аналогового преобразователя 10 и работает аналогично двум предыдущим. Управление аналогоцифровым преобразователем 5 осуществляется по выходу 31 блока, а результат преобразования вновь, как и в первом такте, записывается в регистр 17 20 и триггер .27 блока 14 сигналом с выхода 36 блока 13.

Четвертая ступень преобразования состоит из одного аналого-цифрового преобразователя 7, сигнал на вход ко- 25 торого поступает с выхода масштабирующего операционного усилителя 6. Уп-. равление работой аналого-цифрового преобразователя 7 осуществляется по выходу 32 блока 13, а запись результата преобразования, как и на втором такте преобразования, осуществляется в регистр 16 и триггер 18 блока 14 по сигналу блока 13. На каждом такте преобразования, которые происходят последовательно во времени (фиг. 4}, 35 мультиплексор 11 последовательно подключает выходы аналого-цифровых преобразователей соответствующей ступени к первым и вторым входам блока 14.

Сигналы на выходах 30 — 32 блока 13 формируются, как и на выходе 37, из синхросерии на первом выходе парафазного генератора 12, а сигналы на выходах 36 и 37 блока 13 — из синхросерии 45 на,втором выходе парафазного генератора 12., что позволяет осуществлять занесение данных в триггеры 18 и 27 и регистры 16 и 17 по переднему фронту сигналов.

Результат первого такта преобразования, занесенный в триггер 27 и ре- . гистр 17 блока 14, поступает с последовательного выхода регистра 17 на первый выход блока 14. При этом, ес-ли результат преобразования отрицательный, то в триггер 27 записана единица и код с выхода регистра 17 поступает на элементы 19, в противном

6 случае — на выход элемента 20. Прохождение кодов с выхода регистра 17 разрешается потенциалом с выхода 40 бло" ка 13. В знакоразрядном представлении двоичных кодов используются для пред-. ставления кодовых признаков две линии. По одной линии высоким потенциа" лом передается положительная "1", по другой отрицательная "1". Нулевое состояние кодовой позиции представляется нулевым потенциалом на обеих линиях.

Состояние на линиях "1" и "1" одновременно является запрещенным состояни-: . ем.

В блоке 14 выход элемента 19 используется для передачи отрицательных единиц "1", выход элемента 20 используется для передачи положительных единиц "1". Аналогично, выход элемента 21 используется для передачи отрицательных единиц "1", а выход элемента 22 используется для передачи положительных единиц "i Сигналы с выходов элементов 19 — 22 поступают на элементы 23 — 26, где они объединяются сигналом с выхода 42 блока 13 ° Сигнал с выхода 42 является импульсом высокого потенциала, который подается сразу по двум линиям кодового представления числа, что свидетельствует о том, что следующие кодовые позиции являются значащими цифрами. Таким образом, сигнал с выхода 42 фор : .мируется блоком 13 сразу по первому и третьему выходам блока 14, которые с выходов элементов 23 — 26 в пара-фазном виде поступают на одноименные выходы сумматора 15.

Сдвиг данных в регистре 17 осуществляется импульсами с выхода 38 блока 13.

Еще в процессе сдвига данных в регистре 17 осуществляется запись ре-. зультата кодирования второго такта преобразования в триггер 18 и регистр

16 сигналом по входу блока 13, одновременно потенциалом выхода 42 разрешается прохождение кода с выхода регистра 16 на выходы элементов 21 и

22. Сдвиг данных в регистре 16 осуществляется сигналом с выхода 39 блока

13. Затем регистры 16 и 17 еще раз. меняются местами, т.е. в регистр 17 заносятся результаты кодирования первого и третьего тактов преобразования, а в регистр 16 — результаты второго и четвертого тактов преобразования.

При этом, если результатом преобразо1569983 вания есть положительное число, то оно в последовательном коде появляется на первом и третьем выходах блока

14, а если результатом преобразования есть отрицательное число, то оно появляется на втором или четвертом выходах блока 14. Знаковый разряд не передается, а началу передачи предшествует посылка сигнала с выхода 42 блока 13 по всем выходам блока 14. Та ким образом, если результатом первого преобразования является, например, число А=З llqd d d d d, второго — число B=-ЗН,Ь,Ь ЬэЬ Ь, третьего — число

С = ЗН,С,С СзС С, четвертого — число D = 3H,dÄd d d dg, то на выходах .1лока 14 появляются следующие кодовые последовательности:

А = T d,д и й и ООО С,С С С С ОООО;20

D = т,0000 Ь,Ь,Ь,Ь,Ь,000 а,а,а,а,а,.

Соответственно единичные позиции чисел А,B,Ñ,D поступают на соответст- 25 едующие выходы блока 14 в зависимости от значений знаковых разрядов в числах А,В,С и т.д.

Сформированные кодовые последовательности А и В по одноименным пара- 30 фазным линиям с выхода блока 14 поступают. на вход сумматора 15, в котором происходит суммирование чисел А и В старшими разрядами вперед. Логика работы последовательного сумматора 15 выше. В качестве последователь35 ного сумматора знакоразрядных кодов может быть использована микросхема

К1815ВФЗ. Результат сложения является окончательным результатом преоб4 0 азования параллельно-последовательного аналого-цифрового преобразователя, Выработка всех сигналов управления и синхронизации параллельно-последо- 45 вательного аналого-цифрового преобразователя осуществляется блоком 13 из синхросерии парафазного генератоga 12.

Блок 17 управления работает следу50 ющим образом. Сдвинутые друг относительно друга на 90 тактовые серии

g, g, постоянно поступают на входы 34 и 35 блока 13 от парафаэного генератора 12. Сигналом "Запуск" устанавлива55 ется в единичное состояние триггер 45, с выхода которого разрешается заполнение счетчиков 43 и 44 соответствующими тактовыми импульсами. Счетчики, заполняясь, формируют адреса на входах постоянных запоминающих устройств

46 и 47. Сосчитанные из ПЗУ слова данных записываются в регистры 49 и 50.

Для исключения влияния эффекта гонок используется двухтактная схема синхронизации устройства. Элементы 53-61 стробируются синхроимпульсом для обеспечения;- длительности выходных сигналов не более длительности строба. Постоянное запоминающее устройство 46 генерирует сигналы, стробируемые синхросерией <р постоянное запоминающее устройство 47 генерирует сигналы, стробируемые синхросерией ср . г

При чтении из постоянного запоминающего устройства 46 последнего управляющего слова появляется сигнал на его первом выходе, которым осуществляется сброс триггера 45, счетчиков 43 и 44 через одновибратор 48 регистров

49 и 50. Схема приходит в исходное состояние до прихода следующего импульса Запуск" по входу 33.

Формула изобретения

1 ° Параллельно-последовательный аналого-цифровой преобразователь, содержащий первый, второй и третий масштабирующие операционные усилители, первый, второй и третий цифроаналоговые преобразователи, первый, второй, третий и четвертый аналого-цифровые преобразователи, информационный вход первого аналого-цифрового преобразователя, суммирующий вход первого масштабирующего операционного усилителя объединены и являются входной шиной, информационный вход второго аналого-цифрового преобразователя и суммирующий вход второго масштабирующего операционного усилителя объединены и подключены к выходу первогс масштабирующего операционного усилителя, информационный вход третьего аналого-цифрового преобразователя и суммирующий вход третьего масштабирующего операционного усилителя объединены и подключены к выходу второго масштабирующего операционного усилителя, информационный вход четвертого аналого-цифрового преобразователя соединен с выходом третьего масштабирующего операционного усилителя, выходы первого, второго и третьего цифроаналоговых преобразователей соединены с вычитающими входами соответст1569983 венно первого, второго и третьего масштабирующих операционных усилителей, а их входы соединены с соответствующими выходами соответственно перво5 го, второго и третьего аналого-цифровых преобразователей, о т л и ч а юшийся тем, что, с целью повышения быстродействия в него введены мультиплексор, парафазный генератор, блок управления, сумматор последова-. тельных знакоразрядных кодов и блок формирования кодов, первый вход которого соединен с первым выходом мультиплексора, вторые выходы которого соединены с соответствующими первыми входами блока формирования кодов, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый входы которого соединены соответственно с первым, 20 вторым, третьим, четвертым, Тятым, шестым и седьмым. выходами блока управления, первый, второй, третий и четвертый выходы блока формирования кодов соединены соответственно с пер- 25 вым, вторым, третьим и четвертым выходами сумматора последовательных знакоразрядных кодов, пятый вход которого объединен с первым входом блока управления и соединен с первым выходом парафазного генератора, а первый и второй выходы являются соответственно первой и второй выходными шинами, второй вход блока управления соединен с вторым выходом парафазного генератора, третий вход является шиной "3a35 пуск, восьмой, девятый, десятый и одиннадцатый выходы блока управления соединены соответственно с управляющи"и входами первого второго третье- 40 го и четвертого аналого-цифровых преобразователей, двенадцатые выходы блока управления соединены с соответствующими первыми входами мультиплексора, вторые, третьи, четвертые и пятые входы мультиплексора соединены поразрядно с соответствующими выходами первого, второго, третьего и чет вертого аналого-цифровых преобразователей.

2. Преобразователь по п. 1, о т— л и ч а ю шийся тем, что блок формирования кодов выполнен на четырех элементах ИЛИ, четырех элементах

И, двух регистрах сдвига и двух триггерах, информационные входы которых объединены и являются первым входом блока, вход синхронизации первого триггера объединен с входом синхронизации первого регистра сдвига и является третьим входом блока, прямой выход первого триггера соединен.с первым входом первого элемента И, инверсный выход соединен с первым вхо-дом второго элемента И, вторые входы первого и второго элементов И объединены и соединены с выходом первого регистра сдвига, третьи входы первого и второго элементов И объединены и являются седьмым входом блока, выходы первого и второго элементов И соеди:нены соответственно с первыми входам,первого и второго элементов ИЛИ, вто-рые входы которых объединены с первыми входами третьего и четвертого элементов ИЛИ и являются девятым входом блока, вторые входы третьего и четвертого элементов ИЛИ соединены соответственно с выходами третьего и четвертого элементов И, выходы первого, второго, третьего и четвертого элементов

ИЛИ являются соответственно первым, вторым, третьим и четвертым выходами блока, восьмым входом которого являются первые входы третьего и четвертого элементов И, вторые входы которых объединены и соединены с выходом второго регистра сдвига, третьи входы третьего и четвертого элементов И соединены соответственно с прямым и инверсным выходами второго триггера, вход синхронизации которого объединен с входом синхронизации второго регистра сдвига и является четвертым входом блока, адресные входы первого и второго регистров сдвига поразрядно объединены и являются соответствующими вторыми входами блока, счетные входы первого и второго регистров сдвига являются соответственно пятым и шестым входами блока.

3. Преобразователь по п. 1, о т— л и ч а ю шийся тем, что блок управления выполнен на девяти элементах И, двух регистрах, двух постоянных запоминающих устройствах, одновибраторе, двух инверторах,двух счетчиках и триггере, установочный вход которого является третьим входом блока, информационный вход является шиной нулевого потенциала, а вход синхронизации объединен с установочными входами первого и второго счетчиков и соединен с первым выходом первого постоянного запоминающего устройства, прямой выход триггера соединен с входами разрешения первого и

i569983 второго счетчиков, инверсный выход через одновибратор соединен с установочными входами первого и второго регистров, вход синхронизации первого регистра объединен с первыми входами

5 первого, второго, третьего, четвертого и пятого элементов И, входом первого инвертора и является первым входом блока, адресные входы первого регистра соединены с соответствующими

Вторыми выходами первого постоянного запоминающего устройства, а первый, второй, третий, четвертый и пятый выходы первого регистра соединены соответственно с вторыми входами первого, второго, третьего, четвертого и пятого элементов И, шестые выходы первого регистра являются соответственно двенадцатыми выходами блока, входы перво- 20 го постоянного запоминающего устройства соединены с соответствующими выходами первого счетчика, счетный вход которого объединен с входом второго инвертора и является вторым входам 25 блока, выход первого инвертора соединен со счетньчм входом второго счетчика, выходы которого соединены с соответствующими входами второго постоянного запоминающего устройства, выходы которого соединены с соответствующими адресными входами второго регистра, вход синхронизации которого объединен с первыми входами шестого, седьмого, восьмого и девятого элементов И и соединен с выходом второго инвертора, первый, второй, третий, четвертый выходы второго регистра соединены соответственно с вторыми входами шестого, седьмого, восьмого и девятого элементов И, пятый и шестой выходы второго. регистра являются соответственно пятым и шестым выходами блока, выходы первого, второго, третьего, четвертого пятого, шестого, седьмого, восьмого и девятого элементов И являются соответственно восьмым, девятым, десятым, одиннадцатым и четвертым выходами блока.

1569983 (sW сайтг Феймюг

d8uz 1 (" 1 признак начала алла

Составитель А. Титов

Техред M.Дидык Корректор Т. Палий

Редактор М. Бланар

Заказ 1458 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101