Устройство для параллельного формирования адресов

 

Изобретение относится к вычислительной технике и может быть использовано в параллельных вычислительных системах с общим управлением и с основной памятью, состоящей из нескольких независимо адресуемых блоков. Цель изобретения - увеличение информационной емкости оперативной памяти за счет ее рационального заполнения. Устройство содержит группу регистров 1.1-1.K адреса, группу регистров 2.1-2.K номера блока, группу регистров 3.1-3.K шага индекса, регистр 4 максимального индекса, коммутатор 5 адреса, коммутатор 6 номера блока, коммутатор 7 индекса, блок 8 запоминания и сдвига индексов, группу схем 9.1-9.N сравнения, элемент ИЛИ 10, триггер 11, сумматоры 12.1-12.N, блоки 13.1-13.2N групп элементов И, входы и выходы. Устройство позволяет формировать одновременно N адресов обрабатываемого вектора, причем начало вектора может находиться в любом блоке памяти, что позволяет рационально заполнять информационную емкость оперативной памяти. 2 з.п. ф-лы, 3 ил., 1 табл.

. СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

1 А2 (191 (11) (51)5 G 06 F 9/34

OllH0AHHE ИЗОБРЕТЕНИЯ

Н АBTOPGMOMY СВИДЕТЕЛЬСТВУ

t6

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

Il0 ИЗОБРЕТЕНИЯМ И OTHPbfTHSIM

ПРИ ГКНТ СССР

1 (61) 1337898.

21) 4488925/24-24

22) 29.09.88 (46) 30.06 ° 90. Бюл. 1Ф 24 (72) Н.Д.Рябуха, С.В,Корженевский и М В.Уханов (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1062703, кл. Г 06 Р 9/36, 1983.

Авторское свидетельство СССР

В 1337898, кл. r, 06 Р 9/36, 1987. (54) УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОГО

ФОРМИРОВАН1И АДРЕСОВ (57) Изобретение относится к вычислительной технике и может быть использовано в параллельных вычислительных системах с общим управлением и с основной памятью, состоящей из нескольких независимо адресуемыж блоков. Цель изобретения — уве2 личение информационной емкости оперативной памяти за счет ее рационального заполнения. Устройство содержит группу регистров 1.1-1.К адреса, группу регистров 2,1-2,К номера блока, группу регистров 3,1-3.К шага индекса, регистр 4 максимального индекса коммутатор 5 адреса, коммутатор

6 номера блока, коммутатор 7 индекса, блок 8 запоминания и сдвига индексов, группу схем 9.1-9,N сравнения, элемент ИЛИ 10, триггер

11, сумматоры 12.1-12.N блоки 13.1—

13.N групп элементов И, входы и выходы. Устройство позволяет формировать одновременно N адресов обрабатываемого вектора, причем начало вектора может находиться в любом блоке памяти, что позволяет .рационально заполнять информационную емкость оперативной памяти, 2 з.п.ф-лы, 3 ил.,1 табл.

157518!

Изобретение относится к вьиислчтелЬной технике и может быть использовано в параллельных вычислительных системах с общим управлением и с основной памятью, состоящей из нескольких независимо адресуемых блоков.

Цель изобретения — увеличение информационной емкости оперативной памяти за счет ее рационального зажол- 1Q р1ения.

На фиг, l изображена функциональр1ая схема предлагаемого устройства ( р Р

На фиг.2 — блок запоминания и сдвига р ндексов; на фиг.3 — узел запоминания и сдвига индексов.

Устройство содержит группу регистров l адреса, группу регистров 2

Номера блоков, группу регистров 3 шага индекса, регистр 4 максимального 2Q индекса, коммутатор 5 адреса, коммутатор б номера блоков, коммутатор 7 ийдексар блок 8 запоминания и сдвига и щексовр группу схем 9 сравнения, э пемент ИЛИ 10 триггер 11, группу сумматоров 12„ блоки 13 групп элементов И, группу 14 входов начального адреса устройства, группу !5

И взводов Начального номера блоков" у тройствар группу 16 входов шага изменения индекса устройстI вар вход 17 максимально допустимого ийдекса устройства, вход 18 выбора адреса устройства, выход 19 выбора группы адресов, группа выходов 20 старших разрядов адреса устройства, группа выходов 21 младших разрядов адреса yñòðoéñòâà, выход 22 признака окончания адресации устройства. Блок 8 запоминания и сдвига индексов сандер" жит И групп из N узлов 23 запоминания и сдвига индексов причем Р=Н х И (где Рколичество независимых по обращению адрасуемых блоков памяти; Ы вЂ” количество одновременна формируемых устройством адресов; М вЂ” количество так= ов считйвания, необходимых для обращения к

P блокам памяти no N адресам одновременно). Узел 23 запоминания и сдвига индексов содержит блок 24 памяти и сумматор 25, Устройство работает следующим образом, Основная адресуемая память вычислительной системы, в которой предполагается применение устройства, состоит из P блоков, имеющих независимые адресные цепи одинаковой разрядности, полный адрес ячейки основной памяти образуется номером блока (младшие разряды полного адреса) и адресом ячейки в блоке (старшие разряды полного адреса).

Предполагается хранение адресуемых данных в основной памяти в виде оцномерного массива (вектора), причем соседние элементы вектора имеют отличающиеся на единицу адреса. Начальный адрес ячейки в блоке и начальный номер блока поступают на входные регистрьр устройства. 1<роме того, на входные регистры устройства подается шаг, с которым необходимо осуществить обращение к элементам вектора, а также граница вектора, Устройство формирует параллельно несколько (о1) адресов для обращения к элементам вектора„ пока сформированныч адрес не достигнет или превысит границы вектора. ! Адреса операндов записываются из кода команды на регистры 1-3, По сигналу выбора адреса, поступающего на вход 18 устройства с регистров 2 и 3 через коммутаторы 6 и 7 на блок 8 запоминания и сдвига индексов, поступа;От на адресный вход значения шага индекса, а на вход сдвига — начальное значенче номера блока. Блок 8 запоминания и сдвига индексов содержит Р узлов 23 запоминания и сдвига индексов. Узлы 23 собраны в М групп по И элементов в каждой группе, причем

P = M x N. Вход 19 выбора группы адресов устройства N-разрядный, причем

1-й разряд, где 1=1,...,М шины поступает на входы разрешения считывания

1-й группы узлов 23 запоминания и сдвига индексов, С адресного входа узла 23 значение шага индекса поступает на адресный вход блока 24 памяти. В блоках 24 записаны заранее вычисленные значения индексов для всех возможных значений шага, представленных в таблице (для наглядности фактически хранимые двоичные коды преобразованы в десятичные).

С выхода блока 24 значение индекса поступает на первый вход сумматора

25, второй вход которого является входом сдвига узла 23, Сумматор 25 пу-, тем поразрядного суммирования по модуюпо P значений, поступающих на первый и второй входр сформирует на пер вом выходе значение формируемого но5 l 81 6

5 1 7 мера блока, а на втором выходе значение приращения адреса ячейки.

Группы старших разрядов узла

23, являющиеся выходами поля приращения адреса блока 8, поступают на вторые входы сумматоров 12, на первые входы которых поступает с регистров 1 через коммутатор 5 значение начального адреса ячейки. С выходов сумматоров 12 значения адресов ячеек памяти поступают через блоки элементов И с номерами с 13,1 по 13,N на группу выходов 20 устройства. С выходов блоков элементов И с номерами с

13.(N+1) по 13.2N значения индексов (номер блока) поступают на группу выходов 21 устройства, В результате сформируется N адресов. По второму сигналу выбора группы адресов устройство сформирует еще N адресов, В случае, если при очередном формировании и-й сформированный адрес превысил значение границы массива, которое записано на регистре 4 максимального индекса, и-я схема 9 сравнения переключает через элемент ИЛИ

10 триггер 11, в результате чего на выходе 22 устройства сформируется признак окончания адресации. Кроме того, с и-й схемы 9 сравнения сниметея разрешающий сигнал с блоков И 13 с номерами п и (И+и), т,е, произойч дет запрещение формирования и-го адреса, Все последующие формируемые адреса также превысят значения границы массива. По сигналу окончания адресации устройство заканчивает работу, прекращается подача на вход 19 сигналов выбора группы адресов.

Формула изобретения

l. Устройство для параллельного формирования адресов по авт,св, 9 1337898 отличающееся тем, что, с целью увеличения информационной емкости оперативной памяти за счет ее рационального заполнения, в него введены К регистров номера бло5

30 ков памяти (где К вЂ” количество начальных адресов) и коммутатор номера блока, причем вход выбора адреса устройства соединен с входом выбора шага и:менения индекса коммутатора индекса и подключен к входу выбора коммутатора номера блока, выход которого подключен к входу сдвига блока запоминания и сдвига индексов, à i"É вход начального номера блока устройства подключен к i-му входу регистра номера блока (где i=1...,,Ê).

2, Устройство по п. 1., о т л и— ч а ю щ е е с я тем, что блок sanoминания и сдвига индексов содержит

М групп узлов запоминания и сдвига индексов (где М вЂ” количество тактов адресации массива), причем адресные входы и входы сдвига узлов запоминания и сдвига индексов подключены к адресному входу и входу сдвига блока соответственно, а входы разрешения считывания узлов запоминания и сдвига индексов 1-й группы (где 1=1,...,М) подключены к 1-му входу разрешения считывания блока, выходы младших и старших разрядов и-го узла запоминания и сдвига индексов (n=l И, где

N — количество параллельно формируемых адресов) 1-й группы подключены к и-му выходу поля индекса и п-му выходу поля приращения адреса групп выходов блока соответственно.

3, Устройство по и, ?, o т л и— ч а ю щ е е с я тем, что узел запоминания и сдвига индексов содержит блок памяти и сумматор, причем адресный вход и вход разрешения считывания блока памяти являются соответственно одноименными входами узла формирования индексов, информационный выход блока памяти соединен с первым входом сумматора, выходы младших и старших разрядов которого являются соответственно одноименными выходами узла формирования индексов, второй вход сумматора является входом сдвига этого узла.

1575181

Наг

Номер узла индекса 1

0 1 2 3 6 ... P-

0 2 4 6 12 ... 2(P-1)

0 3 6 9 18 ... 3(Р-1) m(P-1) Om &акп 7

4 5

8 10

12 15

0 m 2m 3m 4тп 5m 6m

Мломж fu 1ЮУ

1г1

9 .2и а(ьб

1575181 бЮ И

gNИ7 йЪ прпрпщинп афреса

Составитель А. Петров

Техред Л. Сердюкова Корректор Т.Палий

Редактор Л,Пчолинская

Заказ 1785

Тираж 572

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,; 101